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IntelやAMD、Qualcommまでがパソコン向けのAI機�ζ��鼎�SoCプロセッサを発表し、パソコンにAI機�Δ�これから入っていく時代になるが、スマートフォンのようなモバイルにもAI機�Δ�入っていく時代になりそうだ。モバイル半導��IPの覇�vArmがAI機�Δ鯏觝椶任�る新IP「Arm Compute Subsystems（CSS）for Client」を発表した。電��効率が高いことが最�jの��長となる。 [→��きを読む]
MEMSを�W��する振動子と発振�v路、クロック発�昊_を1パッケージに実�△靴織�ロックICは、小型、高性�Α�低ノイズだけではなく、クロック周りのプリント基��設��も�~易にしてくれる。MEMSベースのクロックICを�}�XけてきたSiTimeが4つのSoCを同時にクロックできる4出��のクロックIC「Chorus」を����化した。 [→��きを読む]
ラピダスがRISC-VのスタートアップEsperanto Technologiesと交わした提携は、実はここで初めてTSMCとの違いが��確に出ていた。Esperantoの会見では�W才CPUデザイナーとも言われるDave Ditzel CTO（図1）も同席していたのだ。彼はかつてソフトウエアによる工夫でX86互換プロセッサを設��し、今はRISC-Vの設��を率いる。彼がTSMCとの違いを��確にした。 [→��きを読む]
Micron Technologyは、512GBから2TBまでの容量を�eつ、クライエントSSD（半導��ディスク）「Micron 2500 NMVe」のサンプル出荷を開始した。このSSDには232層でQLC（Quad Level Cell）を�eつNANDフラッシュ（図1）を搭載している。また、このNANDフラッシュを搭載した企業向けストレージ顧客向けの「Crucial SSD」は量��を開始した。 [→��きを読む]
Intelは1.8nmプロセスノードに相当するIntel 18Aに向け、オランダASML社��の高NAのEUVリソグラフィ����「TWINSCAN EXE:5000」（図1）をプロセス開発拠点のあるオレゴン工場に導入した。まずIntel 18Aプロセスノードから導入し、Intel 14Aノードへと拡張していく予定だ。Intelのファウンドリ��業�陲�導入しTSMCに�{いつき�{い越す��画を進める。 [→��きを読む]
Infineon Technologiesは、��2世代のトレンチ構�]のSiC パワーMOSFET「CoolSiC MOSFET G2」を3月に発表していたが、このほどその詳細について��らかにした。このG2（��2世代）では、オン�B�^を1桁ミリオームに下げると共に、�X�B�^を12%��らし電流容量を�屬欧拭�新����は650Vと1200Vの2�|類で、パッケージもピン�U入型と表�C実��型を���Tする。G2でパワーMOSFETのチップ設��から見直している。 [→��きを読む]
STMicroelectronicsがマイコンの����ポートフォリオを拡�jしてきた。小さな�陵枦澱咾覇虻遒垢襯┘優襯�ーハーベスティング����のマイコンから、さらにはハイエンドマイコンとしてコスト効率の高いCortex-A35とCortex-M33を集積するSoC+MCUまでSTM32シリーズとして拡�jした。今後18nmノードのFD-SOIプロセスPCMメモリ集積マイコンも24�Q後半サンプル出荷する予定だ。 [→��きを読む]
![2nmのマスク��作期間を格段と�]縮するNvidiaのcuLithoとSynopsysのOPC](/assets_c/900px/240328-culitho.png "2nmのマスク��作期間を格段と�]縮するNvidiaのcuLithoとSynopsysのOPC")
2nmプロセスでは、EUVといえどもOPC（光学的�Z接効果�T��）が��要になってくる。EUVの13.5nmという�S長ではパターンをそのまま加工できなくなってきたからだ。2nmプロセスだと複雑すぎて試行�惴軼�なアプローチはもはや使えない。���Q機�W��のリソグラフィの出番となる。NvidiaとTSMC、Synopsys、ASMLは、昨�Qエコシステムを構築したが（参考�@料1）、TSMCの量��ラインに���Q機リソを導入していることが��らかになった。 [→��きを読む]
半導��初の時価総�Y1兆ドル企業となったNvidiaの�k�jイベントであるGTC 2024が今週初めに�櫂�リフォルニア�Ε汽鵐離爾燃���され、1兆パラメータを処理するための新しいAIチップ「GB200」を��らかにした。この����は、新GPU「Blackwell」を2個とCPU「Grace」1個を集積したSiP（System in Package）。Blackwellも、2チップ構成となっており、GPU1個でも巨�jなチップとなっている。なぜ巨�jなチップが��要か。 [→��きを読む]
Armは3週間ほど�iにデータセンター��のハイエンドのCPUコア「Neoverse N3/V3」シリーズのCPUをリリースしたが、すでにクルマグレードのNeoverse V3AE IP����を提供したことを��らかにした。このIPは、ASIL-B/DやISO26262など�Z載仕様を満たし、このシリーズだけではなく、Automotive Enhancedシリーズとして、Cortex-A/R/Mなどのシリーズにも導入する（図1）。 [→��きを読む]
