Imec、脱炭素のためのリソとエッチング工��の�h価�}法を開発
半導��工場の脱炭素化が求められるようになってきたが、ベルギーの研�|開発会社であるimecは、リソグラフィとエッチング工��における環境負荷を定量的に�h価するシミュレーションを発表した。半導��プロセスの環境�h価によりCO2削��への�敢�を�]つことができる。まずはリソとエッチング工��でEUVの優位性が��された。 [→��きを読む]
�\術分析（プロセス）
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GaNの常識を�戮�1200Vの�\術でEV�x場を狙うパワー半導��ベンチャー
高耐圧のパワー半導��には、������性としてSiよりも絶縁耐圧の高いSiCやGaNの��(sh┫)が�~�W(w┌ng)だ。しかしながらSiCでは1200Vの耐圧を�uられるが、高価でなかなか普及しない。GaNの横型HEMTトランジスタは650V��度しか耐圧が�uられない。こんな常識がSi、SiC、GaNのパワー半導��でこれまでまかり通っていた。 [→��きを読む]
先端パッケージの3D-ICパッケージングの低�a実�△鮨篆覆垢襯灰優�テック
先端パッケージ�\術が次世代の高集積化�\術として�R�`されている。チップレットや3次元ICのパッケージングでは、これまでとは異なる�\術が求められる。研�|開発向け半導��チップのパッケージングを�}�Xけるコネクテックジャパンがインプリント法で10µmピッチの電極を形成する�\術や、80°Cで半田バンプをチップ接��する�\術で�p�Rを�耀uし��けている（図1）。 [→��きを読む]
PCMメモリ集積で�Z載ドメインコントローラ/SDVを狙うSTMicroelectronics
STMicroelectronicsが�O動�Z仕様にPCM（相変化メモリ）を集積したマイクロコントローラ（MCU）Stellarファミリを東�Bビッグサイトで開��されたオートモーティブワールド2023で�t��した。Intel/Micron連合がPCMを�W(w┌ng)��したX-Point Memoryの��業を��念したのとは�款氾�だ。STの狙うのはあくまでも160°Cのような高�aでも使えるPCMを開発、�Z載コンピュータへの応��だ。なぜか。 [→��きを読む]
ヘテロ集積の先端パッケージ�\術はセミコンジャパンの�`玉だった
セミコンジャパン2022では、半導��パッケージングのブースが����の半分�Zくを��め、プロセスの�i工��だけではなく、後工��との間にある��に先端パッケージング�\術に�R�`が集まった。12月15日に開��されたAPCS（Advanced Packaging and Chiplet Summit）2022では、Intel、TSMC、AMDなどの先端パッケージへの�Dり組みが�`を引いた。 [→��きを読む]
imec、「ムーアの法�Г呂海譴�らも�Vまらない」、STCOでA2世代まで��く
ムーアの法�А△垢覆錣曽γ�の半導������に集積されるトランジスタの数は2�Qごとに倍�\する、という経済法�Г蓮��里泙襪海箸��瑤蕕覆ぁＨ�細化は�VまっているもののDTCOによって3次元化で集積度を高める�\術は��いているからだ。ベルギーの半導��研�|所imecは、��(j┤ng)来に�△�STCO（System Technology Co-Optimization）を提唱し、CMOSのスケーリングがさらに��く�O筋を��した。 [→��きを読む]
Mottスイッチを�W(w┌ng)��する不ｧ発性CeRAMセル動作を確認したSymetrix
Mott���，扉}ばれる、金�錣叛箟���との変化を�W(w┌ng)��したメモリであるCeRAM（参考�@料1）のデバイス研�|が�k歩進んだ。このメモリは、���ゞ����┣��颪���性を�擇�し、高�B�^か低�B�^かの�X��を作り出し、1と0に�官�させている。300mmウェーハ�屬縫瓮皀螢札襪鮑遒蟒个掘△修瞭虻遒魍稜Г靴拭� [→��きを読む]
TSMCがN2プロセスまでの戦�Sを発表、開発投�@はますます巨�Yに
TSMCが8月30日に��湾でTechnology Symposiumを開��した後、今�vは3�Qぶりに日本に立ち寄りその���Sを紹介、N2プロセスノードまでのロードマップを��した。ただ、1次元的な微細化�∨，呂發呂篩T味がなく、TSMCは1次元的なスケーリングから2次元的な�C積スケーリングへとシフトしてきている。同社ビジネス開発のシニアVP、Kevin Zhang��（図1）に同社の戦�Sを聞く。なお、9月28日に開��予定のセミコンポータル会�^限定Free Webinarは「TSMC研�|」がテーマである。 [→��きを読む]
Micronの232層NANDフラッシュは1Tビットの高集積+2.4GB/sの高�]化
![Micronの232層NANDフラッシュは1Tビットの高集積+2.4GB/sの高�]化](/assets_c/900px/220729-micron232layers.png "Micronの232層NANDフラッシュは1Tビットの高集積+2.4GB/sの高�]化")
Micron Technologyがこれまで最�Hのセル層数である232層の3D-NANDフラッシュメモリを開発（図1）、それを搭載したCrucialブランドのSSDのサンプル出荷を限定ユーザー向けに始めた（参考�@料1）。量��は2022�Q��になる見込みだ。232層と3ビット/セル�\術でNANDフラッシュは1Tビットのチップと2Tバイトのパッケージ容量を実現できるという。 [→��きを読む]
3nmプロセスノードでTSMCとSamsungが��しく��い合う
3nmプロセスを巡ってTSMCとSamsungが�\術を��っている。TSMCは、6月に�盜颪燃�いたTechnology Symposiumで3nmプロセスノードのN3およびN3EのFinFET�\術と、2nmノードのN2プロセスを発表した。SamsungはGAA（ゲートオールアラウンド）構�]の3nmプロセスノードでチップ�攵�を始めたと発表した。 [→��きを読む]
