Micronが1γnmノードのDRAMをサンプル出荷、その実��は？
Micron Technologyが1γnmノードのDDR5DRAMをサンプル出荷した。1γnmというサイズは10nmクラスのようで、EUV����の導入が��須になる。Micronの微細な�\術によって、スピードは現世代の1βnmノードのDRAMと比べ、8Gbpsから9.2Gbpsと高�]になり、消�J電��は20%削��され、集積度は30%�屬欧襪海箸�できる(図1)。 [→��きを読む]
�\術分析（プロセス）
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TSMC、Siフォトニクス、ウェーハスケール集積�v路の���I肢を提案
AIコンピューティングパワーがけん引し、プロセスノードの微細化は早まっている、とTSMCシニアバイスプレジデント兼副共同最高業��執行責任�vのKevin Zhang��が述べた。これは6月28日に横�pでTSMC Technology Symposium Japanを開��した際、メディア向け�\術説��会で述べたもの。 [→��きを読む]
2nmのマスク��作期間を格段と�]縮するNvidiaのcuLithoとSynopsysのOPC
![2nmのマスク��作期間を格段と�]縮するNvidiaのcuLithoとSynopsysのOPC](/assets_c/900px/240328-culitho.png "2nmのマスク��作期間を格段と�]縮するNvidiaのcuLithoとSynopsysのOPC")
2nmプロセスでは、EUVといえどもOPC（光学的�Z接効果�T��）が��要になってくる。EUVの13.5nmという�S長ではパターンをそのまま加工できなくなってきたからだ。2nmプロセスだと��雑すぎて試行�惴軼�なアプローチはもはや使えない。���Q機�W��のリソグラフィの出番となる。NvidiaとTSMC、Synopsys、ASMLは、昨�Qエコシステムを構築したが（参考�@料1）、TSMCの量��ラインに���Q機リソを導入していることが��らかになった。 [→��きを読む]
AIチップセットとして使われるHBM3EのDRAMの����化相次ぐ
Micron、Samsungが3D-IC�\術を使ったDRAMメモリであるHBM3Eを相次いで����化した（図1）。HBMメモリは�j容量のメモリを�k度に�j量に並�`読み出しできるデバイスであり、AIチップやSoCプロセッサと�k緒に使われる。SK hynixがこれまでHBM1や2、3のメモリ����に��を入れてきたが、コストがかかるため他社はあまり��を入れてこなかった。 [→��きを読む]
低コストのGe-on-Si半導��基���\術を東洋アルミが開発、GaAs半導��を�W価に
Si基���屬�Ge層を�]時間で�W価に作��する�桔，鯏賤離▲襯潺縫Ε爐�開発した。Ge層の厚さを�O�yに変えられるだけではなく、ストイキオメトリ（化学組成）も�U御できる。今のところ高価なGaAs�U半導��向けの基��としての�Oを提案している。�W価な�陵枦澱咾�Siフォトニクス、スピントロニクスなどの基��材料への応��を狙っている。 [→��きを読む]
共鳴トンネリングを�W��する新不ｧ発性RAMで英ベンチャーが最優秀賞を�p賞
フラッシュメモリの国際会議であるFlash Memory Summit 2023において、Most Innovative Flash Memory startup�靆腓悩罵ソ┥泙魃儿颪離好拭璽肇▲奪�Quinas Technologyが�p賞した（図1）。この新型メモリは量子��学的な井戸型ポテンシャルの共鳴トンネル現��を�W��して電荷を出し入れする�擬阿離妊丱ぅ�。Quinasは英ランカスター�j学の発��を��業化する企業。 [→��きを読む]
TSMC、�O動�Z向けのICチップにも3nmプロセス�\術を24�Qに提供
TSMCは�O動�Z向けの半導��チップに関してもADAS（先進ドライバー�мqシステム）や�O動運転向けなどの演�Q主��のSoCプロセッサ向けに、そして最先端の3nmプロセスノードの�\術「N3AE」を�O動�ZおよびHPC（High Performance Computing）向けに、2024�Qに提供する。さらに高周�S無線�\術でも6nmノードを導入する。同社ビジネス開発担当シニアVPのKevin Zhang��（図1）が語った。 [→��きを読む]
Applied、EUVの�∨，鯣裳�させるパターンシェイピング����を開発
�S長13.5nmのEUV（Extreme Ultra Violet）リソグラフィでもダブルパターニングが導入され始めた。ただし、解�掬戮�30nmまでしか�uられないため、位��合わせが�Mしい。Applied Materialsは、最小のパターン幅を�W定に形成するパターンシェイピング�\術を導入する����「Centura Sculpta」を開発した。これを使えばダブルパターニングと同等な�∨，��W定に形成できる。 [→��きを読む]
NvidiaがASML、TSMC、Synopsysと組み、���Q機リソで2nmノードを突破へ
プロセスノード2nm以�Tの次世代半導��チップ���]に�Lかせない、���Q機リソグラフィ（Computational Lithography）のエコシステムをTSMCとNvidia、ASML、Synopsysが設立した。3nmノードの実チップ�屬任虜脳��∨，�13nm��までやってきて、�S長13.5nmのEUVリソでもOPC（光�Z接効果����）の導入が�Lかせなくなってきた。���Q機リソはそのための�\術である。 [→��きを読む]
配線金�鑠譴鬚匹里茲Δ粉韶�にも��けられるi-SB�\術を岩�}�jが��業化へ
プリント基��だけではなく、テフロンなどの基��にも密��性の良い配線を形成できる�\術を岩�}�j学が開発、高周�S��性の優れた�v路を容易に形成できるようになる。岩�}�jのi-SBと�}ばれる�\術は、分子接合材を��いる異�|材料接合�\術である。�噞�cもすでに���`し始め、実��化に向けたエコシステムの構築中だ。この�\術を普及させるためのプラットフォームを今秋には構築する��画で進めている。 [→��きを読む]
