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英国���Bの肝いりで設立したPETEC（Printable Electronics Technology Centre）はプラスチックエレクトロニクスの試作を行う施設である。2009�Q3月、��東イングランドの小さな��セッジフィールドにオープンした。少量�攵�あるいは試作�攵�レベルの���]プロセスを開発し、小��模�攵�と�j(lu┛)量�攵�との��渡しを行う。 [→��きを読む]
英国ウェールズ�Ε好錺鵐掘爾離ΕА璽襯砂j(lu┛)学構内には、WCPC（Welsh Centre for Printing and Coating）がある。このセンターの責任�v（Centre Director）であり、化学科の教�bでもあるTim Claypole��(hu━)は、「ウェールズ�j(lu┛)学には20�Q以�崘櫃辰討�たさまざまな印刷の���]プロセス�\術がある。ここでは、���]プロセスの研�|開発に�R��している」という。 [→��きを読む]
英国では�j(lu┛)学を中心にプラスチックエレクトロニクスに関して5つの研�|拠点（Centres of Excellence）を設��しているが、「����として研�|�vの数は100�@に�屬襦廖淵蹈鵐疋鵐ぅ鵐撻螢▲襯�レッジのイアン・マックローチ教�b）。同教�bは�j(lu┛)学に来る�iは、ドイツの�j(lu┛)�}薬��・化学��メーカーのMerckにいた。�j(lu┛)学内でもプラスチックエレクトロニクスのベンチャーを2007�Qに立ち�屬欧討い襦� [→��きを読む]
MIRAIプロジェクトがhp22 nm時代に向けたMOSトランジスタの指針構築に向けてキャリヤ�‘暗戮旅發�Ge（ゲルマニウム）トランジスタの試作�X況についてまとめた。これは12月中旬、茨城県つくば�xで行われた「2009�Q半導��MIRAIプロジェクト成果報告会」で発表されたもの。このほど、スライドの使����可をセミコンポータルにいただいた。 [→��きを読む]
「RFやミクストシグナルASICの設��から���]・パッケージング・量��までワンストップショップで顧客に提案できる」と、NXP Semiconductors社戦�Sビジネス開発マネジャーのJacob van der Pol��(hu━)は胸を張る。これまでのこなれたプロセスを���_(d│)にRFやアナログ、ミクストシグナルのチップの設��ツールの提供から���]・パッケージング・テストまで��てを�个栄蕕����U(ku┛)ができた。 [→��きを読む]
ウェーハごとにばらつくゲート�┣祝豸�の�R定データを蓄積し、その後のウェーハごとの変動を予�Rし����管理に�擇�す、というパナソニックの�攵��\術�b文がAEC/APC Symposium-Asia 2009のベストペーパー賞を�p賞した。このシンポジウムは東�B・神田�kツ橋記念講堂で行われ、パナソニックが半導��の����を管理できる��例を発表した。 [→��きを読む]
10月24日から�k般�o開されたモーターショーにおいて、カーエレクトロニクスの専門メーカーであるデンソーはSiCのMOSFETを�t��した。ドレイン耐圧1200V、ドレイン電流は放�Xフィンを��けて100A��度流せる。同社が作��するSiC�T晶の����は群を�sいていると言われている。なぜ、どうやって高����なSiC�T晶を作っているのか、デンソーに�D材した。 [→��きを読む]
IMECが創立25周�Qを迎えた。これまでの売り�屬欧呂困辰���肩�屬�りでやってきた。2009�Q7月に新たにCEOに��任したリュック・バンデンホッフ��(hu━)にインタビューすると、最初からグローバルにやってきたわけではないという。何が成功した要因なのか、インタビューを通してその謎に��ってみた。 [→��きを読む]
スイスに本社を構え、伊仏合弁のSTマイクロエレクトロニクスと�櫂ぅ鵐謄襪箸旅臺朮饉劼任△襯縫紂璽皀縫�スが、128Mビットの相変化メモリー（PCメモリー）を量��する。現在、��定ユーザーにエンジニアリングサンプルを配布中であるが、まもなく�k般ユーザーにも配布できるようになる。90nmルールという実績のあるプロセスで設��している。�Q��けには1Gビット��も出したいと�T気込んでいる。 [→��きを読む]
さる9月中旬、新�觸j(lu┛)学で開��(h┐o)された電子情報通信学会のエレクトロニクスソサイエティ主��(h┐o)の企画「More than Mooreを実現するMEMS融合LSI�\術」では、MEMSデバイスをCMOSLSIに融合する場合の�\術の向かうべき��(sh┫)向が見え始めてきた。MEMSとCMOSを融合するならMEMSラストにすべき、65nm・45nmと微細化の先端をゆくCMOSとの融合なら1チップ化せずSiPを使うべき、との共通合�Tが�uられた。 [→��きを読む]
