ヘテロ集積の先端パッケージ�\術はセミコンジャパンの�`玉だった
セミコンジャパン2022では、半導��パッケージングのブースが����の半分�Zくを��め、プロセスの�i工��だけではなく、後工��との間にある��に先端パッケージング�\術に�R�`が集まった。12月15日に開��されたAPCS（Advanced Packaging and Chiplet Summit）2022では、Intel、TSMC、AMDなどの先端パッケージへの�Dり組みが�`を引いた。
図1 6倍の高集積SoCを作れる先端パッケージング�\術
チップレットをはじめとする先端パッケージ�\術に世�cのトッププレイヤーたちが�Dり組む最�jの理�yがモノリシックで作るよりも、もはや低コストで高集積のSoC����が作れるようになる可��性にある。TSMCが9月に開いた記�v向けの説��会では、モノリシックだと500億トランジスタを集積できる時期に、先端パッケージング�\術だとその6倍の3000億トランジスタのSoC����を作れるとしていた（図1）。今�vのセミコンジャパンのAPCS 2022に登場したTSMCの����・信頼性および先端パッケージング�\術とサービス担当のVPであるJohn He��は、図1と同様な図を��い、1000億トランジスタの時代には1兆トランジスタを集積できる、と10倍の高集積SoCができると説��した。先端パッケージ�\術では、モノリシックなチップとは違いレチクルサイズによる�C積の�U限を�pけない。このため高集積化が可�Δ箸覆�。
先端パッケージはインターポーザベースの�\術であり、チップレットの接��には問��が�Hく、また��雑なレゴゲームでもある、とHe��は語っている。基��が�jきいほど割れやすくなり、日本の材料メーカーとのコラボが�Lかせない。コラボによって低い歩�里泙蠅鮃發瓩襪海箸�できると言う。最�jの�椶澆�、どうやって�攵掚を�屬押∧��里泙蠅鮓��屬気擦襪�である。レゴゲームと同様、接���霾�を�Y��化し、切り分けや材料がノウハウになるとしている。
高集積化では����的にCPUやGPU、DSP、メモリなど様々なプロセッサや�v路を集積するヘテロな集積�\術になる（図2）。Intel社フェローのRavi Mahajan��は、ヘテロ集積が�_要になり、DTCO（Design Technology Co-Optimization）からシステム的な考えのSTCO（System Technology Co-Optimization）を進め（参考�@料1）、パッケージやソフトウエア、チップの最適化が�_要になる。そのためにUCIeのような�Y����格を進めていくことになるという。
図2 AMDの高集積SoCには3D-ICが使われている 出�Z：AMD
UCIe 1.0では、例えばバンプピッチが45µmと微細な��格をUCIe-A8やUCIe-A16（数�Cはパッド数）とし、�Y��的なバンプピッチの110µmの��格をUCIe-S8やUCIe-S16などとして揃えていく。Intelが開発したPonte Vecchio GPUプロセッサには1000億トランジスタを集積し、47個のアクティブなタイル（チップレット）を敷き詰めており、それらの間に接��に11個のEMIBシリコンブリッジを使っているという。
Intelはヘテロ集積の先端パッケージでは、ダイ-ダイ間の配線を�駘�層やプロトコルスタック、ソフトウエアモデルなどで�Y��化すると、�Q社のチップレットをミックス&マッチで�~単に接��できるようになると共に、パッケージ内�陲�PCIeやCXLなどの高�]インターフェイスを使えるようになり、��加価値の高いカスタム����が可�Δ砲覆襪箸靴討い襦�
ヘテロ集積の先端パッケージ�\術に��を入れるもう�kつの理�yが、モノリシックなエリアスケーリング（参考�@料2）が28�Qごろには��和してしまうからだ、とAMDのTechnology ＆Product Engineering担当シニアVPのMark Fuselier��は述べている。なぜ��和するのか。3次元での�C積スケーリングではメタルのRCスケーリングしづらくなり�K影�xを及ぼすようになるからだとしている。その時はもはやCu配線は使えず、高価なCo＆Ru配線によって�B�^を下げるといった工夫が��要になるという。チップレットの先端パッケージはコスト的にも�~�Wだとしている。
ただし、チップレットによる先端パッケージング�\術では問��は�Hい。�kつは�Xの問��であり、もう�kつは電源設��の問��だとAMDのFuselier��は�Bす。�Xによる問��として最�Z浮�屬靴討い襪里�半田バンプにおけるエレクトロマイグレーションだ（参考�@料3）。Fuselier��は、�Xのインターフェイスの問��が�_要だと指�~する。チップ内�陲離┘譽�トロマイグレーションの問��ではない。たとえ、KGD（Known Good Die）だとしても�X設��の�Kいチップやチップレットを3次元積層するようになると、ホットスポットがあれば�峅爾離船奪廚傍K影�xを及ぼし再設��となる。
さらに電源供給ではパワーをどう供給するか、どうレギュレートするか、という問��もある。先端パッケージでは�O�y度が�jきいため、電源設��が�Mしい。この先、1チップのバックサイドに電源供給ラインを設けることが提案されているが、レギュレータをオンチップする��要があるだろうとFuselier��は言う。
参考�@料
1. 「imec、『ムーアの法�Г呂海譴�らも�Vまらない』、STCOでA2世代まで��く」、セミコンポータル (2022/11/09)
2. 「TSMC研�|〜会�^限定FreeWebinar（9/28）」、セミコンポータル (2022/10/04)
3. Mutschler, A. S., "3D-IC Reliability Degrades with Increasing Temperature", Semiconductor Engineering (2022/12/14)
