28nmの肌のプロセスノ〖ドは、14nm FINFETか20nmプレ〖ナか
Mooreの恕摟のテクノロジ〖ノ〖ドをスキップする瓢きが覆螟になってきた。Alteraは、ハイエンドのFPGA SoC瀾墑Stratix、ミッドレンジのArria瀾墑を附哼呵黎眉の28nmプロセスで欄緩しているが、この肌のプロセスノ〖ドをそれぞれ14nm FINFET、20nmプレ〖ナCMOSと、恃構(gòu)する數(shù)克を券山した。瀾墑嘆はいずれも10シリ〖ズと炭嘆している(哭1)。
哭1 Alteraの糠SoC
UMCが繞脫P(yáng)DK∈プロセス倡券キット∷を捏丁する瀾隴禱窖として、28nmから20nmをスキップして14nm FINFETプロセスへ若ぶことをすでに券山している(徊雇獲瘟1)。海攙のAlteraのハイエンド瀾墑Stratixも28nmから14nm FINFETへ若ぶ。この14nm FINFETプロセスは、Intelが瀾隴するが∈徊雇獲瘟2∷、賴澄には繞脫のファウンドリではなく、Intelとの迫貍防腆の瀾隴把瞞∈exclusive partnership∷になる、とAltera瀾墑マ〖ケティング么碰シニアディレクタのPatrick Dorsey會(huì)は揭べている。
14nm FINFETプロセスを蝗うStratix 10の拉墻は、28nmの漣坤洛Stratix 5ではクロック件僑眶が呵絡(luò)500MHzだったが、14nm FINFETプロセスのシミュレ〖ションでは2擒の1GHzを績(jī)したという。この箕の久銳排蝸は1.3擒に光くなった。拉墻をStratix 5と票じ500MHzに肋年すると久銳排蝸は0.3擒となり、久銳排蝸を漣坤洛と票じに肋年すると拉墻は1.4×1.6擒に羹懼する(哭2)。
哭2 拉墻ˇ久銳排蝸を漣坤洛Stratix 5と孺秤する 叫諾¨Altera
Stratix 10には、CPUコアに裁え、DSPコア、FPGAロジックエレメントなどを礁姥している。FPGA嬸尸を掐叫蝸のトランシ〖バ攙烯として蝗うことが驢いが、企腳流減慨の拉墻として56Gbpsの拉墻を評(píng)ている。FPGA嬸尸は漣坤洛の4擒の400它ロジックエレメントの礁姥刨を積つ。DSPは、帽籃刨の眷圭に10 TFLOPSと漣坤洛の10擒の赦瓢井眶爬遍換拉墻を評(píng)ている。
また、SRAMやDRAMを辦つのパッケ〖ジ柒に2.5肌傅あるいは3肌傅で悸劉する禱窖も潔灑しているという。いわばワイドI/Oのメモリによって、ロジック∈Stratix 10∷と光廬にやり艱りすることでシステム借妄廬刨を羹懼させようという緘恕だ。
Arria 10シリ〖ズもStratix 10と票屯、フルFPGA染瞥攣ではなく、CPUコアやキャッシュメモリ、赦瓢井眶爬ユニット攙烯などにFPGAを礁姥したSoCである∈哭3∷。ただし、さまざまなインタ〖フェ〖ス攙烯を礁姥し、プログラマブルなFPGA攙烯は警ない。遍換脫CPUにはデュアルコアのARM Cortex-A9 MP coreを礁姥、1.5GHzで瓢侯する。TSMCの20nmLPプロセスを網(wǎng)脫する。拉墻と你久銳排蝸を敷ね灑えた呵紊のプロセスだとDorsey會(huì)は咐う。
哭3 Arria 10、FPGAというよりはSoC 叫諾¨Altera
いずれのFPGAあるいはSoCについてもAlteraは倡券ツ〖ルを脫罷している。ハ〖ドウエア肋紛莢には、コンパイル箕粗を1/8に沒(méi)教できるQuartus II、MathWorksのSimuLinkのモデルベ〖ス肋紛とシミュレ〖ションを網(wǎng)脫するDSP Designer、ソフトウエア倡券莢には、Altera SDK for OpenCLを捏丁する。これにより肋紛の欄緩拉が羹懼する。
徊雇獲瘟
1. 駱涎UMC、20nmをスキップ、14nmFINFETプロセスで船き手し晾う (2013/05/30)
2. Altera、14nmのIntelファウンドリ、55nmフラッシュ、ロ〖ドマップを胳る (2013/05/02)
