図1　配線層をウェーハスタックで形成したBOW IPUプロセッサ　出�Z：Graphcore

このAIチップは、電源層のウェーハと、AIプロセッサ�v路のウェーハを張り合わせることで、電源からプロセッサやメモリまでの�{�`を�]縮し、高�]動作と低消�J電��を達成したもの（図2）。

図2　電源配線層のウェーハ（�屐砲�AIウェーハ（下）を張り��け　出�Z：Graphcore

AIプロセッサのトランジスタ�陲離ΕА璽呂�、�i�v発表したIPUチップと互換性のあるチップアーキテクチャで、IPUコア数は1472個、スレッド数は8800個以��、インプロセッサメモリは900MBとなっている。電源供給ラインがもう�kつのウェーハであり、ここに電源配線層と、デ��ープトレンチでキャパシタ層を形成しており(図3)、ノイズ除去や電荷吸収など電源に��要なコンデンサの役割を果たす。

図3　�屬療展餐悒ΕА璽呂藁��CTSV（BTSV）によってデ��ープトレンチキャパシタ（DTC）を形成している　出�Z：Graphcore

電源ラインからプロセッサやメモリと�]い�{�`で直�Tできるため、電��効率が�屬�り、その�T果、AI性�Δ�350 Tera FLOPSと�i世代のチップよりも40%高まった。ファブレスのAIチップメーカーであるGraphcoreは、TSMCと共同で、裏�CのTSV（Backside Through Silicon Via）とウェーハオンウェーハハイブリッドボンディングを開発してきた。電源ライン（Power Delivery）�\術はこれからの半導��にとって�_要な�\術となりそうだ。

チップを4個搭載したIPUマシン「BOW-2000」を基本単位として、BOW-2000を4��スタックし、CPUサーバー1��設けたAIコンピュータBOW POD16から、BOW POD16を4スタックと1~4��のCPUサーバーを設けたコンピュータラックBOW POD64を基本ラックとして4ラック、16ラックというコンピュータシステムまで拡張できる（図4）。

図4　チップ4個の最小構成のBOW-2000は1024��まで拡張できる　出�Z：Graphcore

性�Δ�IPUを拡張すればするほど高くなっており、もはやアムダールの法�Г牢井�に崩れている。この法�Г蓮△△訃鴕Pではプロセッサを並�`に動作させても数個~10個で��和してしまうと1960�Q代に提案された法��。AIプロセッサだけではなく、スーパーコンピュータ「富�t」でも��並�`���Qが可�Δ砲覆辰討い�。

すでに�盜颯┘優襯�ー省（DoE）傘下にあるPNNL（パシフィックノースウェスト国立研�|所）でサイバーセキュリティの検出や���Q化学などで使っている。こういった�H変量解析の分野ではグラフ理�bをベースにしていたが、ここに機械学�{を使えるようにするグラフニューラルネットワークが�R�`されるようになってきた。同研�|所の共同ディレクタのSutanay Choudhury��は、「Graphcoreのシステムは、学�{、推�bとも数日かかっていた問��を数時間で済ませることができた」とコメントしている。

Graphcoreの�`指すものは�T局、人間の頭�Nである。�Nには約1000億個のニューロン（神経細胞）と100兆個のパラメータがある。現在最�jのAIモデルはまだ1兆パラメータしかないが、Graphcoreは、人間の頭�Nのパラメータを��えるAIコンピュータを開発中であるという。2024�QまでにこのGoodコンピュータ（Goodは人類の頭�Nを��えるマシンを�b文発表したJack Good��による）と�}ぶ��インテリジェントなAIコンピュータを発表する��画である。

参考�@料
1. 「性�Δ罰板ダ�の高いMIMDアーキテクチャのAIチップで�M負するGraphcore」、セミコンポータル (2021/10/12)