性�Δ罰板ダ�の高いMIMDアーキテクチャのAIチップで�M負するGraphcore
AIプロセッサチップからAIコンピュータシステム（図1）まで�}�XけるGraphcoreが2021�Qに入り日本でも��動に��を入れている。機械学�{に適した��並�`処理のMIMDアーキテクチャを使い、AI性�Δ�極めて高いのが��長だ。すでに�f国通信オペレータのKTでネットワーク効率を�屬押�Microsoft Azureクラウド�屬任琉綢�画�喫�類認識で最新GPUよりも12倍も高�]という実績を見せている。
図1 IPUを4個搭載したAIボード「IPU-GC200、M2000」 この1��のボードの性�Δ�1P（ペタ）FLOPS 出�Z：Graphcore Corp.
英国のハイテク莂涙kつ、ブリストルに本社を�eつGraphcoreは、世�c�Q地にセールスオフィスを��き、開発したAIマシンの普及に努めている。2016�Qに設立されたばかりのこのスタートアップは7.1億ドルの�@金調達に成功しているが、企業価値は27.7億ドルに及ぶと見積もられている。
�HくのVC（Venture Capital）やGoogle、OpenAI、DeepMindなど企業投�@会社がここまで�X心に投�@するのは、Graphcoreのテクノロジーに惚れ込んだからであろう。通信分野では、ネットワーク性�Δ虜播�化にAIを使うことがよく行われているが、ネットワークの�X��変化から性�Ε僖拭璽鵑鯤�析してこれから先の性�Δ鰺襲Rする。通信トラフィックが集中しそうになれば���iに察�瑤靴鴇祿欧鴃T��しておくことができる。現在、最先端でかつ普及しているNvidiaのGPU（V100）と常に比較しているが、ネットワークの分析では�]いレイテンシで約260倍�]い。また、MicrosoftのAI�\術を使っての医��画�気硫鮴呂�GPUと比較した場合も12倍�]かった。
このAIチップ「IPU（Intelligent Processing Unit）」は拡張性が高く、IPUを4個搭載した図1のボード（1PFLOPSのIPU-M2000）を4���_ねるIPU-POD16は、1��ボードの4倍の4PFLOPS性�Δ鯣�ｧし、さらにそれを4個�_ねるとさらに4倍の16PFLOPSの性�Δ魴eつラックIPU-POD64となる。これを4��接��するとさらに4倍の64P（ペタ）FLOPSとなる（図2）。
図2 IPUを拡張接��しても性�Δ���く落ちない 出�Z：Graphcore
このAIチップの最�j(lu┛)の��長は、これまでのマルチコアアーキテクチャでは実現できなかったMIMD（Multiple Instructions Multiple Data）を使っていることだ。GPUやCPUなどのこれまでのシステムではSIMD（Single Instruction Multiple Data）アーキテクチャをベースにしており、命令セットが複雑なのでMIMD��(sh┫)式をとることは�Mしかった。
IPUプロセッサは、人間の�Nに出来るだけ�Zいプロセッサとして、��並�`のMIMDアーキテクチャを採��した。人間は同時に複数のことを考えるからだという。そこで、プロセッサの機�Δ魑ヽ３��{のプロセスだけに、命令を演�Q、同期、データ交換の��つに絞ることで、MIMDを使えるようにした。
またここでは神経の伝搬を考えて高�]メモリとなるSRAMを採��した。それもチップあたりのインプロセッサメモリは900MBも搭載している。図3のようにメモリの中にプロセッサのコアが�gりばめられた構�]をしている。IPUには独立したコアが1472個集積しており、8832個のプログラムスレッドがそれぞれ独立に動く。TSMCの7nmプロセスで���]し、チップ�C積は823mm2。IPUチップの消�J電��は150Wで、ヒートシンクを設けているが、冷却は空冷��(sh┫)式。
図3 インプロセッサメモリ（SRAM）を900MB集積し、1472コアを集積したIPUチップ 出�Z：Graphcore
分�gメモリを�W(w┌ng)��したMIMD並�`演�Qでは、BSP（バルク同期並�`）ソフトウエアを使って、図4のように演�Qする。つまり、IPU内では演�Qし、同期をとるとデータの��れや進み�差腓�バラバラだが、データを交換し、さらに演�Qを進める。次にもう�kつのIPUとも同期をとり、データ交換・演�Qを行う。
図4 演�Q・同期・データ交換の3つの命令で��並�`を実現 IPU同士も同期をとる 出�Z：Graphcore
このような��(sh┫)式で演�Q、同期、データ交換を繰り返していくと、さらにIPUを�{加してもどこかで��ず同期をとってデータ処理していくため、IPUを�{加しても性�Δ詫遒舛覆ぁ�これが図2で��した、IPUを搭載したボードを�j(lu┛)量に並�`拡張できる理�y(t┓ng)だ。
IPU-M2000ボードの消�J電��は900〜1100W（�Y��）と�j(lu┛)きいため、����はデータセンターやクラウド向けになる。ボード1��で4個のIPUチップを�U(ku┛)御するSoCはArmのCortex-AコアとFPGAからなる。ゲートウエイはIPU同士を接��するために使う。またボードにはSSDやDRAMメモリも搭載しており、IPUチップは150W/チップだが、����では1kW�i後になる。
Graphcoreの��(d┛ng)みはチップとハードウエアの拡張性だけではない。ソフトウエア開発キットも���Tしており、PytorchやTensorFlow、Onnxなど機械学�{フレームワークにも�官�し、GPUライブラリのCUDAに相当するようなソフトウエアスタック「Poplar-SDK」を?y┐n)△┐討い襦?/p>
�[定顧客はデータセンターを�eつ、金融、HPC、ヘルスケア、確率統��処理などの業�cになる。�j(lu┛)きなAIモデルにも�官�できることがIPUシステムの��(d┛ng)みと言えそうだ。
