図1　176層のNANDフラッシュの厚さは64層と同じ　出�Z：Micron Technology

これまでも3D-ICがなかったわけではない。DRAMメモリアレイを�eに�_ねるHBM（High Bandwidth Memory）(参考�@料2)や、Intelが3D-IC�\術Foverosを採��した最新����Lakefield（参考�@料3）などが出荷されている。TSMCはGoogleと組み、3D-IC�\術を使った����を22�Qにも量��するという。MicronはさらにNANDフラッシュにも積極的に量��に使っている。NANDフラッシュという�j(lu┛)量�攵�����に3D-ICが使われることで、3D-IC時代を迎えたと言っても�垳世任呂覆ぁ�ここに、3D-ICの国家プロジェクトを推進してきた日本の�eはない。

3D-NANDフラッシュの���]では、モノリシックにメモリセルをシリコンで何層もリソグラフィ+エッチング+デポジションを繰り返しながら積み�屬欧討い�。32層くらいまでなら何とか処理時間内にできたが、今�vのように176層となるとプロセス時間がかかりすぎて数カ月にも及んでしまう。これでは量��にはとても間に合わない。そこで、Micronは、メモリセルだけを�_ねていく��(sh┫)法を採った。実はMicronは、このスタッキング�\術を64層から使っており、今�vの176層は��4世代となる（図2）。

図2　Micronは64層から3Dスタック�\術を使っていた　出�Z：Micron Technology

�屬凌泙�らもわかるようにMicronは64層からスタック�\術を使ってきており、��2世代の96層、��3世代の128層、��4世代の176層とスタック�\術と共に1層の総数も�\やしてきた。同社がCuA（CMOS-under Area）と�}ぶこの�\術では、CMOS�v路を先に作��してからメモリセル�霾�を1層ずつ積んでいく。88層まで達すると楉鵡Δ魍�け、下地との配線を形成する。176層を作ってから楉鵡Δ魍�けるにはあまりにも高�@度なアスペクト比が��要になるからだ。楉鵡Δ���来通りRIE（反応性イオンエッチング）を使う。高層ビルに設��するエレベータのようなもの、と表現している。

176層を�k気に楉鵡Δ鮑鄒�することは�Mしいが、その半分の88層なら形成できそうだ。88層のメモリアレイをスタックして合��176層となる。同社はこの��(sh┫)法で��(g┛u)なる高層化が可�Δ砲覆襪噺�ているが、その詳細には��らかにしていない。ただし、スタック�\術を使えば、88層のメモリアレイを3��、4��とスタックすることである��度まで可�Δ砲覆蠅修Δ澄�モノリシックでの高層化＝プロセス時間の��長につながり、ウェーハプロセス期間が長くかかる恐れが出てくる。これを�cける�T味でも、3��、4��といったスタック層数の�H層化はありうる解となりそうだ。

今�v出荷したNANDフラッシュの容量は0.5Tビットであり、TLC（3ビット/セル）�\術を使っているという。また、転送�]度が1600MT/sと広帯域化できたのは、CMOS�v路の工夫によるとしている。ただし、��来の128層のNANDフラッシュデバイスと比べ、読出しレイテンシが35%以�屬��]縮できたのは、メモリアレイ内のブロックのサイズを小さくしたからだという。しかもメモリアレイを3次元化しているため、チップ�C積は��来よりも30%小さくできたとしている。

Micronは、NANDフラッシュの�e��(sh┫)向の層数をさらに�\やすことで今後の�j(lu┛)容量化にも�O信を深めている。

参考�@料
1. Micron、176層という最高層のNANDフラッシュをサンプル出荷 (2020/11/10)
2. AMD、3D-ICメモリをインタポーザに搭載した2.5Dモジュールを開発 (2015/06/26)
3. 3D-ICがいよいよパソコンに載る時代へ (2020/06/16)