2端步するFPGA度腸、你排蝸ˇ井憚滔輝眷にラティスやシリコンブル〖が寵迢
FPGA度腸の2端步(徊雇獲瘟1)の瓢きの、もう辦數の端に碰たるのはロ〖エンドないしミッドレンジ輝眷である。ロ〖パワ〖を潑墓として2動のFPGAメ〖カ〖が濺いきれなかったところである。ここにラティスセミコンダクタ〖∈Lattice Semiconductor∷やシリコンブル〖∈SiliconBlue∷といった勢柜の面輻ファブレスが廟蝸している。
哭1 Lattice Semiconductor 家CEOのDarin Billerbeck會
ラティスは、腮嘿步は納い滇めず、黎眉プロセスから1~2坤洛覓れた肋紛ル〖ルを蝗う。黎眉プロセスが28nmル〖ルなのに灤して、ラティスが蝗う肋紛ル〖ルは65nmプロセス。28nmではリ〖ク排萎が驢すぎて你久銳排蝸肋紛ができないからだ、と票家CEOのDarin Billerbeck家墓は咐う。票家のCPLD瀾墑であるMACH O2-256は256改LUT∈ルックアップテ〖ブル∷を礁姥し、その略怠箕の久銳排蝸はわずか19μWしかない。7000改のLUTを礁姥したMACH O2-7000でさえ230μWにとどまる。≈だから碰家は啡掠怠達輝眷にも咯い哈んでいる∽(票會)。
≈里維弄紛茶忽年を姜えた∽∈票會∷ばかりのラティスが晾うミッドレンジからロ〖エンド輝眷の憚滔は、2010鉗箕爬で41帛ドル、これが2015鉗には55帛ドルに喇墓すると斧ている。海稿5鉗粗の鉗士堆喇墓唯は6.1%となり、プログラマブルロジック輝眷鏈攣の鉗士堆喇墓唯の6.5%とほぼ票じ。ちなみにプログラマブルロジック輝眷鏈攣は2010鉗の62帛ドルから2015鉗に85帛ドルに喇墓すると徒鱗されている(哭2)。
哭2 プログラマブルロジックの輝眷憚滔徒盧 叫諾Lattice Semiconductor
シリコン輝眷鏈攣を斧ると啡掠怠達やコンピュ〖タ、奶慨、緩度怠達、癱欄などさまざまな尸填があり、シリコン染瞥攣に廟蝸するだけで奧年した絡きな輝眷に咯い哈めるとBillerbeck家墓は揭べており、ハイエンド輝眷と蛔われがちな奶慨インフラ輝眷にもラティスが咯い哈める尸填がある(哭3)。毋えば、奶慨インフラ劉彌に烹很するボ〖ド柒のパワ〖マネ〖ジメント怠墻に蝗う。ボ〖ドをスワップするのに排富を磊らなくても貉むようにボ〖ド懼の排富を雌渾しておきプラグ&スワップの箕に、腳妥な攙烯を辦箕弄にシャットダウンしておく。奶慨劉彌笆嘲では、フラッシュメモリ〖の今き哈みˇ久殿に蝗うために光排暗を券欄させるチャ〖ジポンプ攙烯などにも蝗う。
ファブレス措度である票家はファウンドリとして泣塑のセイコ〖エプソンの簡拍供眷と少晃奶の話腳供眷を蝗っており、駱涎のTSMCは蝗っていないという。少晃奶のプロセス禱窖を光く刪擦しており、你久銳排蝸を納滇する票家にとっては泣塑の2家は風かせないとしている。
哭3 パワ〖マネ〖ジメントを額蝗してボ〖ドの久銳排蝸を你コストで布げる
糠しい輝眷を玫ったり禱窖を倡券したりするためのR&Dコストを、樂機を叫した2009鉗でさえも票家はほとんど猴らなかった。2010鉗の卿り懼げは2帛9780它ドルと53%喇墓し、蹦度網弊は5510它ドル、勢柜柴紛答潔の姐網弊は5710它ドルとなった。≈砷耗はゼロ∽(票會)とキャッシュフロ〖沸蹦を夸し渴めている。
井房步も納滇するシリコンブル〖
シリコンブル〖もラティス家と票屯、ロジックゲ〖トの憚滔は納滇しないが、你久銳排蝸を納滇する。ラティスと般うのは、チップサイズの教井も納滇することである。晾う輝眷を啡掠怠達に故っているからだ。このため肋紛ル〖ルはラティスよりも辦殊黎を乖き、附哼40nmプロセスでプログラマブルデバイスを券山したばかり。票家のFPGAは稍帶券拉メモリ〖をベ〖スにしたモバイルFPGAと鈣ばれている。啡掠排廈に澀妥なアプリケ〖ションプロセッサの件收攙烯に蝗うコンパニオンICと疤彌燒けている。
票家が晾う、ちょっとした啡掠怠達の尸填にも入められた輝眷がある。毋えばe-Bookリ〖ダ〖のメ〖カ〖が蝗おうとする排灰インクディスプレイをサポ〖トしていないアプリケ〖ションプロセッサの件收攙烯を肋紛するとしよう。このe-Bookメ〖カ〖はいろいろな絡きさのディスプレイに灤炳させたいとしており、しかも各センサ〖や補刨センサ〖からのデ〖タも借妄したい眷圭には、センサ〖脫のI2Cバスを肋け、そのアプリケ〖ションプロセッサ脫のインタ〖フェ〖ス攙烯を礁姥したようなディスプレイコントロ〖ラを肋紛する。嘲嬸メモリ〖を網脫し、そのメモリ〖にセンサ〖慨規に灤炳するディスプレイドライブのパラメ〖タを淡脖しておく。絡きさの般うディスプレイにも灤炳できる。もちろん、タッチ掐蝸や矢機千急も艱り哈みたいという脫龐にも羹く。
哭4 シリコンブル〖家CEOのKapil Shankar會
啡掠怠達晾いであるため、チップ燙姥の教井と鼎にパッケ〖ジ燙姥の教井も澀妥なため、ウェ〖ハレベルパッケ〖ジング∈WLP∷禱窖を蝗う。これまでの65nmプロセスを蝗ったiCE65ファミリ∈蕪紛400它改笆懼叫操∷で脫罷した3∵3mm×8∵8mmまでのWLPパッケ〖ジを40nmプロセスの≈ロサンゼルス∽∈500×8000セル∷と≈サンフランシスコ∽∈3k×24kセル∷にも努脫していく(哭5)。
哭5 モバイルFPGAのロ〖ドマップ
票家CEOのKapil Shanker會は、≈井さな排暗、你い久銳排蝸、井さなパッケ〖ジ、驢いI/O眶/mm2がわが家の潑墓∽だとしている。井さなチップ燙姥でFPGAを悸附できるのはSRAMベ〖スのロジックではなく、勢柜の稍帶券拉メモリ〖IPベンダ〖のキロパス∈Kilopass Technology∷家のライセンスを減け、OTP∈One time PROM∷ベ〖スのロジックを寥んでいるためだ。OTPベ〖スだとチップ燙姥は井さく、かつ嘲嬸メモリ〖を彌く澀妥もないため、ト〖タルのボ〖ド燙姥が井さくなるというメリットがある。
ファウンドリとしては、駱涎TSMCの40nm你排蝸∈LP∷篩潔CMOSプロセスを蝗う。さらにWLPのパッケ〖ジは駱涎のASEを蝗っている。海稿のロ〖ドマップとして2012鉗笆慣に28nmプロセスの≈ポ〖トランド∽瀾墑シリ〖ズも紛茶している。
徊雇獲瘟
1. 2端步するFPGA度腸、ザイリンクスとアルテラの2動はハイエンドへ (2011/04/27)
