図1　Lattice Semiconductor 社CEOのDarin Billerbeck��

ラティスは、微細化は�{い求めず、先端プロセスから1~2世代��れた設��ルールを使う。先端プロセスが28nmルールなのに�瓦靴董▲薀謄�スが使う設��ルールは65nmプロセス。28nmではリーク電流が�Hすぎて低消�J電��設��ができないからだ、と同社CEOのDarin Billerbeck社長は言う。同社のCPLD����であるMACH O2-256は256個LUT（ルックアップテーブル）を集積し、その待機時の消�J電��はわずか19μWしかない。7000個のLUTを集積したMACH O2-7000でさえ230μWにとどまる。「だから当社は携帯機�_�x場にも食い込んでいる」(同��)。

「戦�S的��画策定を終えた」（同��）ばかりのラティスが狙うミッドレンジからローエンド�x場の��模は、2010�Q時点で41億ドル、これが2015�Qには55億ドルに成長すると見ている。今後5�Q間の�Q平均成長率は6.1%となり、プログラマブルロジック�x場����の�Q平均成長率の6.5%とほぼ同じ。ちなみにプログラマブルロジック�x場����は2010�Qの62億ドルから2015�Qに85億ドルに成長すると予�[されている(図2)。

図2　プログラマブルロジックの�x場��模予�R　出�ZLattice Semiconductor

シリコン�x場����を見ると携帯機�_やコンピュータ、通信、�噞機�_、�c�擇覆匹気泙兇泙癖�野があり、シリコン半導��に�R��するだけで�W定した�jきな�x場に食い込めるとBillerbeck社長は述べており、ハイエンド�x場と思われがちな通信インフラ�x場にもラティスが食い込める分野がある(図3)。例えば、通信インフラ����に搭載するボード内のパワーマネージメント機�Δ忙箸Α�ボードをスワップするのに電源を切らなくても済むようにボード�屬療展擦魎���しておきプラグ&スワップの時に、�_要な�v路を�k時的にシャットダウンしておく。通信����以外では、フラッシュメモリーの書き込み・消去に使うために高電圧を発�擇気擦襯船磧璽献櫂鵐��v路などにも使う。

ファブレス企業である同社はファウンドリとして日本のセイコーエプソンの��田工場と富士通の���_工場を使っており、��湾のTSMCは使っていないという。富士通のプロセス�\術を高く�h価しており、低消�J電��を�{求する同社にとっては日本の2社は�Lかせないとしている。

図3　パワーマネージメントを�~使してボードの消�J電��を低コストで下げる

新しい�x場を探ったり�\術を開発したりするためのR&Dコストを、���Cを出した2009�Qでさえも同社はほとんど削らなかった。2010�Qの売り�屬欧�2億9780万ドルと53%成長し、営業�W益は5510万ドル、�盜餡饉�基��の純�W益は5710万ドルとなった。「負債はゼロ」(同��)とキャッシュフロー経営を推し進めている。

小型化も�{求するシリコンブルー
シリコンブルーもラティス社と同様、ロジックゲートの��模は�{求しないが、低消�J電��を�{求する。ラティスと違うのは、チップサイズの縮小も�{求することである。狙う�x場を携帯機�_に絞っているからだ。このため設��ルールはラティスよりも�k歩先を行き、現在40nmプロセスでプログラマブルデバイスを発表したばかり。同社のFPGAは不ｧ発性メモリーをベースにしたモバイルFPGAと�}ばれている。携帯電�Bに��要なアプリケーションプロセッサの周辺�v路に使うコンパニオンICと位����けている。

同社が狙う、ちょっとした携帯機�_の分野にも秘められた�x場がある。例えばe-Bookリーダーのメーカーが使おうとする電子インクディスプレイをサポートしていないアプリケーションプロセッサの周辺�v路を設��するとしよう。このe-Bookメーカーはいろいろな�jきさのディスプレイに�官�させたいとしており、しかも光センサーや�a度センサーからのデータも処理したい場合には、センサー��のI2Cバスを設け、そのアプリケーションプロセッサ��のインターフェース�v路を集積したようなディスプレイコントローラを設��する。外�陬瓮皀蝓爾鮠W��し、そのメモリーにセンサー信�､��官�するディスプレイドライブのパラメータを記憶しておく。�jきさの違うディスプレイにも�官�できる。もちろん、タッチ入��や文�C認識も�Dり込みたいという����にも向く。

図4　シリコンブルー社CEOのKapil Shankar��

携帯機�_狙いであるため、チップ�C積の縮小と共にパッケージ�C積の縮小も��要なため、ウェーハレベルパッケージング（WLP）�\術を使う。これまでの65nmプロセスを使ったiCE65ファミリ（����400万個以�崕于戞砲巴��Tした3×3mm〜8×8mmまでのWLPパッケージを40nmプロセスの「ロサンゼルス」（500〜8000セル）と「サンフランシスコ」（3k〜24kセル）にも適��していく(図5)。

図5　モバイルFPGAのロードマップ

同社CEOのKapil Shanker��は、「小さな電圧、低い消�J電��、小さなパッケージ、�HいI/O数/mm2がわが社の��長」だとしている。小さなチップ�C積でFPGAを実現できるのはSRAMベースのロジックではなく、�盜颪良�ｧ発性メモリーIPベンダーのキロパス（Kilopass Technology）社のライセンスを�pけ、OTP（One time PROM）ベースのロジックを組んでいるためだ。OTPベースだとチップ�C積は小さく、かつ外�陬瓮皀蝓爾���く��要もないため、トータルのボード�C積が小さくなるというメリットがある。

ファウンドリとしては、��湾TSMCの40nm低電��（LP）�Y��CMOSプロセスを使う。さらにWLPのパッケージは��湾のASEを使っている。今後のロードマップとして2012�Q以�Tに28nmプロセスの「ポートランド」����シリーズも��画している。

参考�@料
1. 2極化するFPGA業�c、ザイリンクスとアルテラの2�咾魯魯ぅ┘鵐匹� (2011/04/27)