Xilinx、HBM2搭載で小型・高性�Δ鯲称�させたFPGA内�鼎�SoCカード
Xilinxは、最高級のFPGA内�鼎�SoCであるUltrascale+（CPUを内�鼎靴織魯ぅ┘鵐匹�FPGA）を集積したアクセラレーションボードAlveoシリーズを昨�Q10月に発表したが、最新の����群にAlveo U50と�}ぶ、小型形�Xのカード（ボード）を開発した。担当�vの同社データセンターグループの����マーケティング・セグメントマーケティング担当ディレクタのJamon Bowen��(図1)とテレビ電�Bインタビューを行った。
図1 日�欖屬任離ぅ鵐織咼紂次〜蠑}はXilinx社データセンターグループの����マーケティング・セグメントマーケティング担当ディレクタのJamon Bowen��
新����Alveo U50は2018�Q10月に発表したAlveo U200およびU250と比べ、FPGA�霾�は872kのLUT（Look-up Table）とAlveo 200よりも26%削��したものの、メモリのバンド幅はHBM2を採��したおかげで、460GB/秒と6倍も高�]になった。この�T果、Gen4のPCIeをサポートできるようになったと共に、消�J電��も1/3の75W未満に抑えられた(図2)。
図2 Xilinxの新����Alveo U50 出�Z：Xilinx
Alveoは、高�]でありながらドメイン��化のアーキテクチャに�官�できる適応性を�eつため、アルゴリズムの変��にも�官�できる。例えば、ニューラルネットワークのモデルと言ってもAlexNetとGoogLeNetでは�Qみ込み演�Qが異なっており、それぞれに最適なアーキテクチャ構成にしなければならないが、AlveoはFPGAを含むため容易に適応できる。しかもクラウドでもオンプレミスでも運��できるという。Alveoは演�Q・ストレージ・そしてネットワークのアクセラレーションに向いたプラットフォームだとしている。
カードの�jきさを長さと幅を共に半分にしたことで�J�Tのサーバに収まりやすくなった。小型にできたのは、��来のAlveoで使っていたDDRをやめHBM2に変えたからだ、とBowen��は述べた。��来のAlveoでは64GBのDDRを搭載していたが、バンド幅は77GB/秒にとどまった。今�vのHBM2は8GBしかないが460GB/秒と高�]になった。DDRだと�H数搭載しなければならなかったため、カード�C積が�jきかったが、HBM2だとわずかで済む。
Alveoのメリットは何といても適応性が高いこと。アーキテクチャは常に進化しているため、CPUによるソフトウエアによる変��では�科�な性�Δ�期待できない。FPGAを使ったハードウエア�v路の変��で適応できれば性�Δ盍�待できる。例えば、ニューラルネットワークでよく使うMAC（積和）演�Qではマッピングが性�Δ離�ギを�曚襪�、ここではユーザーが��めたデータフローでは、関数の次のステージにキャッシュを経ることなく直接渡すことができるとBrown��は語る。
音�m翻�lに使う場合には、音素のシンボル数として数秒の翻�lでは、GPU（T4）と比べスループットが10倍という低レイテンシで推�bできる。また、金融関係ではデリバティブの価格およびリスク予�Rモデル作成ではモンテカルロシミュレーションで���Qすると、CPUと比べて20倍、GPUと比べても6.7倍高�]に演�Qできるという。
図3 ソリューションスタックを構成するエコシステム 出�Z：Xilinx
いろいろな演�Qのモデルを使えるのは、ハードウエアから開発環境、IPやライブラリ、高�]化されたアプリケーションやソリューションなどのソリューションスタックを���Tできるようなエコシステム(図3)を構築したためとBowen��は述べる。さまざまなレイヤーとさまざまな応��分野にパートナーが揃っていることが�咾澆箸覆辰討い襦Ｎ磴┐�、モンテカルロシミュレーションではライブラリのパートナーの協��によるという。
