図1　Western Digitalの1.33TビットのNANDフラッシュメモリ　出�Z：Western Digital

これまでのNANDフラッシュは、セル層数では64層が量��に入っており、96層の����化はSamsungが先行している。同社は96層で3ビット/セルの256Gビット����の�攵�を7月に立ち�屬欧拭△伐��Δ離┘譽�トロニクスメディアであるEE Newsが報じた(参考�@料3)。ただし、東��/WD組とは違い、��来の3ビット/セルだから�Mしさは��く違う。4ビット/セルは、0Vから電源電圧Vccの3.3Vまでを2の4乗、すなわち16分割して4ビットを表現する。これに�瓦靴�3ビットは8分割（2の3乗）で済むため、比較的容易である。もちろん4ビットの�気��j容量化できる。

ただし、4ビット分割は、0000を0V、0001を0.2V、0010を0.4Vというように0.2Vという小さな電圧を、マージンを含めて��確に検出しなければならない。きわめて��確な電圧検出・�U御�\術が��要となるため�Mしい。これまで2ビット/セル（4分割）、3ビット/セル（8分割）までは比較的�~単にできたが、4ビット/セルは開発に時間がかかっていた。

その分、高集積化のためにセルを�eに�_ねる3D化で集積度を�屬欧討�た。ただし、32層、64層、96層、と層数を�屬欧襪亦�い、�攵�は��くなる。スループットが�屬�らなくなる。このため�v路的に分割感度を高めマージンを�Dるための工夫によって4ビット/セルを開発してきた。

ただし、4ビット/セル�\術だけなら、Intel/ Micron組の�気�開発は早かった。すでにIntel/ Micron組は今�Qの5月に4ビット/セルで64層のチップと、3ビット/セルながら96層のチップを開発していた(参考�@料4)。

96層で4ビット/セルは今�vの東��/WD組が初めて開発したというもの。WDは4ビット/セルで96層の1.33Tビット3D-NANDフラッシュ����を本�Q中に量�凮始すると述べているが、東��は9月�崕椶�らサンプル出荷し2019�Qに量�凮始を予定する。このチップを16��積層すると2.66Tバイトのメモリが1パッケージで提供できるようになる。

また、Intel/ Micron組は、今�Qの初めに両社が独�Oに����を開発していくと述べたものの、5月には96層で4ビット/セルの3D-NAND����を共同で開発すると表��している（参考�@料4）。さらに7月16日には、3D Xpointメモリも共同で開発し、量�妌場であるIMFT（Intel-Micron Flash Technologies）のユタ�Ε譽す�場で�攵�していく予定だと表��した。

3D Xpointメモリは、SCM（ストレージクラスメモリ（主にIBMが�}んでいる））である、パーシステントメモリ（Intelがそう�}んでいる）に3D Xpointメモリを採��することを6月に発表している（参考�@料5）。また、3D XpointメモリをSSDにも使っており、NANDフラッシュよりも少し�]いSSDという位��づけで、3D Xpointメモリを使い分けている。

参考�@料
1. QLC�\術を��いた96層積層プロセスの「BiCS FLASH」の開発について (2018/07/19)
2. Western Digital Begins Sampling 1.33 Terabits, Four-Bits-Per-Cell, 96-Layer 3D NAND (2018/07/19)
3. Samsung ramps production of 96-layer 3D-NAND flash、EE News Europe (2018/07/16)
4. Intel/MicronがNAND関係を再�啣宗�4ビット/セルの64層を����認定 、セミコンポータル (2018/05/23)
5. Intel、3D-Xpoint�\術によるパーシステントメモリを提案、階層構成を見直し 、セミコンポータル (2018/06/01)