Intel/MicronがNAND関係を再��(d┛ng)化、4ビット/セルの64層を?y┐n)���認�?/h2>

  2018年5月23日 ｜�\術分析（半導������）

IntelとMicronが3D-NANDフラッシュをそれぞれが独�Oに開発と販売を進めるとしたのはほんの数カ月�i。このほど再び共同開発することを表��した。それも4ビット/セルで96層の3D-NANDの開発である。単位�C積当たりのビット密度は最も高い��争��のあるチップとなる。

現在��2世代に相当する64層で、4ビット/セルのメモリは、��定顧客の����認定を行っている段階に入っており、単なる開発ではなく商��化が最も早い高密度メモリとなりそうだ。��3世代の96層の3D-NANDは��来のTLC（3ビット/セル）��(sh┫)式でまだ作られている。段階を踏んで64層から96層へと向かうからだ。96層で4ビット/セルになると、1チップで1T（テラ）ビットメモリができるという。

Intel、Micronの3D-NANDフラッシュ�\術は、64層の4ビット/セルと96層の3ビット/セルのチップであり、共にCMOS�v路の�屬列H層配線層にメモリセルを形成している。チップサイズを小さくし性�Δ��屬欧蕕譴襪茲Δ砲垢襪燭瓩澄幎�合他社の2�Cプレーンに�瓦靴�4�Cプレーンを採��しているため、セルの書き込み・読み出しを並�`に�~動できる」とそのプレスリリースで述べている(参考�@料1)。このためシステムレベルでスループットがより高�]に、バンド幅はより広くなるとしている。

Micronの�\術開発担当EVPのScott DeBoer��(hu━)は、「64層で4ビット/セルの３D-NAND�\術は3ビット/セル��(sh┫)式に比べ33%高集積化ができるため、初めてのシングルチップで1テラビットを��すメモリ商��が�}に入るようになる」としている。この先は96層で4ビット/セルを狙う。

Intelの不ｧ発性メモリ�\術開発担当のVPであるRV Giridhar��(hu━)は、「4ビット/セルの1Tビットメモリの商��化は不ｧ発性メモリの歴史の中でも�j(lu┛)きな�k�f塚となるだろう。このメモリは�\術�Cで複数のイノベーションと、設���Cで当社のフローティングゲート型3D-NAND�\術の実��を拡�j(lu┛)するものである」、としてデータセンターやクライアントのストレージにおいて集積度とコストに関して新しい優位性をもたらすだろうと期待している。

参考�@料
1. Micron and Intel Extend Their Leadership in 3D NAND Flash Memory

(2018/05/23)

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