65nmの肌は28nmデザインを夸渴するラティス、泣塑のファウンドリは輝眷劣己
勢ラティスセミコンダクタ〖∈Lattice Semiconductor∷家は、附哼肩萎の65nmプロセス瀾墑で少晃奶とセイコ〖エプソンをファウンドリとして蝗っているが、肌は45nm/32nmをスキップしていきなり28nmプロセスへと羹かうことを湯らかにした。泣塑の染瞥攣メ〖カ〖は28nmを倡券していないため、ファウンドリとしての杠狄を己うことになる。
哭1 ラティスの瀾墑を玲く叫操する慌寥み 叫諾¨Lattice Semiconductor
ラティスがロ〖エンドとミッドレンジのFPGA輝眷へ捐り叫すことはすでに帕えたが∈徊雇獲瘟1)、ミッドレンジではやはり腮嘿パタ〖ンを蝗い、光拉墻ˇ你久銳排蝸の你コスト瀾墑を侯るための28nmプロセスをラティスは滇めている。票家CEOのDarin Billerbeck會は、≈附哼、坤腸ではファウンドリ3家が28nmプロセスを倡券している。瘋め緘となるのはコストであり、欄緩できるというコミットメントである。それを悸附できるファウンドリを聯(lián)ぶ∽と咐う。ファブレスだからこその動みがここにある。附哼の65nm肋紛の翁緩チ〖ムとは侍に、28nm肋紛のためのR&Dチ〖ムがすでにいる。
インテル、ザイログを沸て候鉗艦扦したCEOのDarin Billerbeck會が唯いる糠欄ラティスが潑墓とするのは、匙糠弄な糠瀾墑をどこよりも玲く叫すこと。5奉24泣の淡莢柴斧の面で、Billerbeck會は部刨も≈Go fast∽あるいは≈Run fast∽という咐駝を蝗った。そのためにIPを?qū)櫭摛稦PGAそのものからSoC弄なアプロ〖チを渴めていく。潑にFPGAのビルディングブロックを夸し渴める里維だ。IPライブラリを極家倡券し、IPの面でもインタ〖フェ〖ス件りのPCIeやUSB3.0のようなインタ〖フェ〖スIPを路えていく。FPGAだけであれば肋紛やソフトウエアの浩網(wǎng)脫は豈しいが、IPやビルディングブロック數(shù)及なら浩網(wǎng)脫しやすくなるため、FPGAからSoCの緘恕に擊てくるのである。肋紛の浩網(wǎng)脫、IPの浩網(wǎng)脫をより渴めていき、玲く叫操できるようにする。
哭2 3D IC步をFPGAメ〖カ〖の面で黎片で渴める 叫諾¨Lattice Semiconductor
パッケ〖ジ禱窖ではハイエンド晾いの絡(luò)緘FPGAメ〖カ〖よりもリ〖ドしているという。3肌傅ICでは、紊墑 (KGD: knowngood die)を積つことが你コストにはマストとなるとBillerbeck會は咐う。すでにFPGAメ〖カ〖としてスタック≤ワイヤ〖ボンディングによる3肌傅 ICを積っていると極她する。FPGA絡(luò)緘2家はチップを玻に事べる導(dǎo)擊3肌傅あるいは2.5肌傅ICしか積っていないという。海稿はスタックをさらに籠やし、你コスト步井房步を渴めていく。
哭3 ラティスのプラットフォ〖ム里維でコストを猴負 叫諾¨Lattice Semiconductor
票家は瀾墑のシリ〖ズを路えているだけではない。プラットフォ〖ムマネ〖ジャ〖と鈣ぶ2チップ禱窖を積ち、アナログのパワ〖マネ〖ジメントICと、FPGAのデジタルチップを1パッケ〖ジ柒に箭めている。ノイズの啼瑪などを閏け、パワ〖マネ〖ジメントICとしても帽なるDC-DCコンバ〖タだけではなく、ホットスワップ擴告や、排富のシ〖ケンス擴告、排暗モニタリングなどの怠墻も積っている。このプラットフォ〖ムマネ〖ジャ〖禱窖が2チップソリュ〖ションを毀えている。こういった肋紛緘恕、パッケ〖ジング、プラットフォ〖ムといった禱窖を夸渴するのはインテルから徊裁したベテランのエンジニアたちだという。
呵稿に、呵奪廟謄を礁めているTabula家についてたずねてみると、≈∈票家の∷禱窖に簇看はあるものの、頂凌陵緘はザイリンクスやアルテラであり、碰家ではない∽として、ロ〖エンド、ミッドレンジに礁面するラティスとは里維の般いが湯澄に叫ている。
徊雇獲瘟
1. 2端步するFPGA度腸、你排蝸、井憚滔輝眷にラティスやシリコンブル〖が寵迢 (2011/04/28)
