図1　ラティスの����を早く出荷する仕組み　出�Z：Lattice Semiconductor

ラティスがローエンドとミッドレンジのFPGA�x場へ乗り出すことはすでに伝えたが（参考�@料1)、ミッドレンジではやはり微細パターンを使い、高性�Αδ秕嫡J電��の低コスト����を作るための28nmプロセスをラティスは求めている。同社CEOのDarin Billerbeck��は、「現在、世�cではファウンドリ3社が28nmプロセスを開発している。��め�}となるのはコストであり、�攵�できるというコミットメントである。それを実現できるファウンドリを��ぶ」と言う。ファブレスだからこその�咾澆�ここにある。現在の65nm設��の量��チームとは別に、28nm設��のためのR&Dチームがすでにいる。

インテル、ザイログを経て昨�Q��任したCEOのDarin Billerbeck��が率いる新�撻薀謄�スが��長とするのは、革新的な新����をどこよりも早く出すこと。5月24日の記�v会見の中で、Billerbeck��は何度も「Go fast」あるいは「Run fast」という言��を使った。そのためにIPを����しFPGAそのものからSoC的なアプローチを進めていく。��にFPGAのビルディングブロックを推し進める戦�Sだ。IPライブラリを�O社開発し、IPの中でもインターフェース周りのPCIeやUSB3.0のようなインターフェースIPを揃えていく。FPGAだけであれば設��やソフトウエアの再�W��は�Mしいが、IPやビルディングブロック�擬阿覆藝鴇W��しやすくなるため、FPGAからSoCの�}法に�瑤討�るのである。設��の再�W��、IPの再�W��をより進めていき、早く出荷できるようにする。

図2　3D IC化をFPGAメーカーの中で先頭で進める　出�Z：Lattice Semiconductor

パッケージ�\術ではハイエンド狙いの�j�}FPGAメーカーよりもリードしているという。3次元ICでは、良�� (KGD: knowngood die)を�eつことが低コストにはマストとなるとBillerbeck��は言う。すでにFPGAメーカーとしてスタック＋ワイヤーボンディングによる3次元 ICを�eっていると�O慢する。FPGA�j�}2社はチップを横に並べる����3次元あるいは2.5次元ICしか�eっていないという。今後はスタックをさらに�\やし、低コスト化小型化を進めていく。

図3　ラティスのプラットフォーム戦�Sでコストを削��　出�Z：Lattice Semiconductor

同社は����のシリーズを揃えているだけではない。プラットフォームマネージャーと�}ぶ2チップ�\術を�eち、アナログのパワーマネージメントICと、FPGAのデジタルチップを1パッケージ内に収めている。ノイズの問��などを�cけ、パワーマネージメントICとしても単なるDC-DCコンバータだけではなく、ホットスワップ�U御や、電源のシーケンス�U御、電圧モニタリングなどの機�Δ盞eっている。このプラットフォームマネージャー�\術が2チップソリューションを�Г┐討い襦�こういった設���}法、パッケージング、プラットフォームといった�\術を推進するのはインテルから参加したベテランのエンジニアたちだという。

最後に、最�Z�R�`を集めているTabula社についてたずねてみると、「（同社の）�\術に関心はあるものの、��争相�}はザイリンクスやアルテラであり、当社ではない」として、ローエンド、ミッドレンジに集中するラティスとは戦�Sの違いが��確に出ている。

参考�@料
1. 2極化するFPGA業�c、低電��、小��模�x場にラティスやシリコンブルーが��躍 (2011/04/28)