チップレット/3D-ICなど先端パッケージング�\術のSPIフォーラムを開��
先端パッケージング�\術がいま�R�`されている。TSMCやIntel、AMDなどプロセスの先端を行く半導��企業が��に�X心だ。モノリシック�}法では、微細化が限�cに�Zづきつつあるからだ。チップレットや3D-ICなどを�kつのサブストレート�屬暴言僂垢譴弌��C積を気にすることなく高集積化が可�Δ砲覆�。
ムーアの法�Г呂△�までも、�kつの�x販IC����に集積されるトランジスタ数が毎�Q倍�\する、ことであり、モノリシックにシリコンウェーハ�屬暴言僂靴茲Δ�、パッケージ内に集積しようが、��定していない。Intelがムーアの法�Г���くと言っているのは、あくまでもパッケージに入った半導��トランジスタ数は�\加していくことを指している。
そのスピードは毎�Qの倍�\から18〜24カ月ごとの倍�\へと変わったが、集積されるトランジスタ数が�\えていく��向はこれからも変わらない。システムは、トランジスタやロジック、メモリなどをより�Zづければ�Zづけるほど性�Δ��屬�り消�J電��が下がるからだ。この��実が��らがない限り、ムーアの法�Г���くと考えてよい。
ただ、モノリシックにシリコンチップ�屬暴言囘戮��屬欧襪海箸肋�しずつ�Mしくなっている。微細化が鈍り、さらにチップ（ダイ）を�jきくできない限�cがあるからだ。統��的にチップを�jきくすればするほど歩�里泙蠅漏亮造膨祺爾垢襪燭瓠▲皀離螢轡奪�でのレチクルサイズに限�cを設けている。
しかし、パッケージのサブストレートにチップレットやチップを集積する場合は、その限�cを考える��要はまだない。それも�]晶で使ってきた�jきな基��を扱う�攵�ラインをパッケージ�\術に使えるようになってきている。いわゆるパネルサイズパッケージ�\術だ。ウェーハからダイシングしてチップをガラスや�~機基���屬忘椶擦動靴�。
TSMCは、同じプロセスノードの�\術を使ったチップやチップレットを使う先端パッケージング�\術では、集積度をモノリシック�}法よりも5〜10倍�屬欧襪海箸�できると述べている。
だからといってモノリシックはもうダメかという�lではない。現在最小の実�∨，�ASMLによれば10nmである（参考�@料1）。さらなる微細化にはNA0.75のHyper-NA EUV����や�O�y電子レーザーなどの提案はある。モノリシック�\術の魅��は何といっても低コスト化。1��のウェーハで�j量のチップを���]できるからだ。
先端パッケージ�\術はモノリシック�}法と比べ、比較的�}軽にできそうという気がする。このため日本のメーカーも関心が極めて高いようだ。その分��争は、かなり��しい。�盜颪筌轡鵐�ポールではすでに先端パッケージング�\術のファウンドリのスタートアップが��業を始めている。�盜颪離好拭璽肇▲奪�NHanced Semiconductor社はすでにハイブリッドボンディング����を搬入（参考�@料2）、シンガポールのSilicon Box社はイタリア工場の設立にも動いている。日本企業も早く動かなければ脱落してしまう�e険がある。
セミコンポータルでは、先端パッケージ�\術のセミナーSPIフォーラム「チップレット、先端パッケージ�\術とその未来」を6月26日（水）にオンラインで開��する。セミナーはオープンで、セミコンポータルの会�^以外でもどなたでも参加できる。
参考�@料
1. 「High-NAのEUVリソグラフィ����の次となるか、Hyper-NAのEUV開発��画」、セミコンポータル、(2024/06/13)
2. 「先端パッケージファウンドリの��NHanced社、最新ハイブリッドボンダー設��」、セミコンポータル、(2024/05/31)
