図1　LEAPが�`指す低消�J電��システム向けデバイス　出�Z：��低電圧デバイス�\術研�|組合

発表したのは、このプロジェクトを推進する��低電圧デバイス�\術研�|組合、通称LEAPである。IEDMでは、磁性を�W��するMRAMの読み出し�v路を工夫し1, 0のマージンを広げる試みや、�T晶構�]の変化を�W��する相変化メモリPCRAM、原子�‘阿鮠W��するプログラマブルデバイスセルの保�e��性の改��などについて発表した。この��、IEEE主��のVLSI Symposiumでの成果(参考�@料1)からどの��度進化したか、に��点を絞ろう。

LEAPの研�|の狙いは、�b理�v路、1次キャッシュメモリ、高�]ストレージ、�j容量ストレージから構成されるコンピュータシステム(図1)に使われる半導��デバイスの消�J電��を下げることである。コンピュータシステムでは、情報を�k時的に�Qめるレジスタ（動作はメモリと同じ）が�H数使われるため、LEAPはメモリ�O身を不ｧ発性にすることを狙っている。不ｧ発性メモリは電源をオフにしても記憶が残るからだ。その不ｧ発性メモリのMRAM、相変化RAM、FPGAの接��デバイスとなるメモリセルなどの実��化を�`指す。

これらメモリデバイスに共通することは、バックエンドプロセス、すなわちCMOSトランジスタ�v路を���]し終えた後の配線工��の中にメモリデバイスを作り込むことである。3次元メモリという形をとることで集積度を�屬欧�。しかも、��て�噞�\術総合研�|所に設��されている300mmウェーハ�攵�ラインを�W��する。バックエンドプロセスを�W��して試作したメモリは65nmCMOSプロセスを終えた300mmウェーハ�屬坊狙�した。

MRAMは�v路の工夫でマージン拡�j
まずMRAMでは、トンネル絶縁膜であるMgOの�T晶性を向�屬気擦襪海箸能颪�換え�v数を�屬欧襪海箸�できたと6月に発表した(参考�@料1)。さらにMgOの�T晶性を�屬欧襪燭�MgO層を1層ずつ�_ねて作る�桔，魍�発した。書き換え�v数は0.65Vのバイアス点で、10の16乗�vと極めて�Hい。このSTT-MRAMはMgOを挟む�喙Ю���のスピンの向きによって接合に�貭召卜�す電流値（�B�^値）の�jきさが変わり、その差を1、0と判定する。しかし、1、0のマージンは狭い。例えば、0の�B�^値が1.7kΩで、1のそれが2.8kΩと2倍��度しかない（図2）。

図2　STT-MRAMの�B�^値マージンは少ない　出�Z：��低電圧デバイス�\術研�|組合

高集積メモリを�`指すためには、この�B�^値�H少ばらついても動作するように1、0のマージンを�科�とらなくてはならない。そこでメモリセル1個の動作マージンを広げるために�v路設��を神戸�j学、立命館�j学に依頼した。��に、動作マージンを広げるために神戸�j学は低電圧でも動作する読み出し�v路を開発した。これは狭い電流値（�B�^値）の差を電圧値に変換する�v路である。読み出し�v路に設けたpチャンネルMOSの基��バイアス電圧を調�Dすることで負性�B�^�v路（図3）を構成する。この�v路によって、読み出し負荷電圧を1の場合と0の場合とで�jきく広げた。実�xでは、電流値の�jきな�X��を0.08V（左�笋隆欅�）、電流値の小さな�X��を0.38V(���笋隆欅�)とその差を広げることができた。

図3　�B�^値の小さな差を負性�B�^�v路で電圧に変換、拡張した　出�Z：��低電圧デバイス�\術研�|組合

ただし問��は、pMOSの基��バイアス電圧の調�Dが微��で、負荷となる負性�B�^曲線が基��バイアスによって�jきく変わってしまうことだ。メモリセル数を�\やした時に負性�B�^曲線のバラつきによって、動作点が�jきく変化する恐れがある。このためセル数を�\やす、すなわち高集積化する時のバラつきをどのようにして��らすか、あるいはそのバラつきをどのようにして吸収するか、その�敢�を見つける��要が出てくる。現在は4MビットのメモリマクロをTEGとして設��中である。

�T晶A-�T晶Bの���，鮠W��する相変化メモリ
相変化メモリは、��来カルコゲナイド�UのGeSbTe材料をベースにした開発が�Hかった。�T晶と���T晶の�X��を���，垢襪海箸妊�ルコゲナイド�B�^値の変化を1、0に�官�させていた。今�v、LEAPは�T晶�X��A⇔�T晶�X��Bという���〉X��を高�B�^（1）、低�B�^（0）に�官�させる（図4）ことで、低�B�^と高�B�^の�X��を300倍も変えることができた（図5）�屬�、セット/リセット電圧を��来の1.3V/1.5Vから共に1V/1Vへと下げることができた。セット/リセット電圧のパルス幅を変えることで電流値を変えるが、セット電流は��来比1/30の60μA、リセット電流は��来の半分の1mAと下がった。この�T果、少ないエネルギー、すなわち低消�J電��・高�]で相変化させることができた。

図4　��格子�T晶間の�T合�X��の違いで低�B�^・高�B�^を�擇燹―儘Z：��低電圧デバイス�\術研�|組合

図5　1、0の差が300倍とマージンは広い　出�Z：��低電圧デバイス�\術研�|組合

二つの�T晶�X��を作り出すためにGeTe/Sb2Te3��格子構�]を形成した。��格子構�]のGeTe層とSb2Te3層をGe原子が行き来することで�B�^値を変えるというもので、共に�T晶であるため行き来するエネルギーが少なくても済む。加えて、少ない電流で�擇犬水Xを�~効に使うために�X拡�g防�V層も導入した。

さらに、メモリセルを���Iするデバイスとしてpinダイオードを���Iした。これはセット/リセット電圧共にプラスのパルスを使うことと、�eの配線�妓�に集積できるからだ。ビット線とワード線のマトリクスのラインをアクティブにすることでダイオードおよび直�`接��されたメモリセルを���Iすることができ、メモリマトリクス�v路を�~�S化できる。

FPGAのメモリ�霾�を�W定化
FPGAロジックデバイスに��要な�b理接����のスイッチとして、��来はSRAMを使っていた。SRAMは基本的にフリップフロップ構�]を採るため、高�]だが�C積が�jきい。LEAPはSRAMの代わりに原子�‘哀好ぅ奪舛魍�発している。これは参考�@料1で紹介したように、Ru電極とCu電極ではさまれた�w��電解��の中を電極からCuイオンを�‘阿気�、電極間をつないでしまおうという発�[だ。今�vは、セット/リセット電圧を均�kに�U御できる�\術を確立したため、3×3のロジックセルを試作した。ちなみにスイッチのしきい電圧は、1024個のスイッチを試作し、中央値1.8Vで�Y��偏差が0.2Vという�T果だった。オン/オフ時の電流値はほぼ4.5桁という�科�な差がある。

原子�‘哀好ぅ奪舛蓮�1000�v��度の書き換え�v数が�uられているが、ロジックデバイスとしては�科�な�v数である。ただし、記憶し��ける保�e��性も確保していく��要がある。��にオン�X��でCu原子がつながっている�X��が崩れていけば劣化するため、その�敢�としてCu電極とRu電極を共に合金化し、�X的�W定性とCuの拡�gバリヤを設けた。Ru電極はTaと合金化した（図6）。

図6　Ru合金化でバラつきを低��　出�Z：��低電圧デバイス�\術研�|組合

図7　ルックアップテーブルを集積したロジックセルアレイ　出�Z：��低電圧デバイス�\術研�|組合

単位ロジックセルアレイ（図7）には、4入��32ビットのルックアップテーブル（LUT）を2個、16×19の入��および出��クロスバースイッチ、D型フリップフロップ2個などを集積しており、原子�‘哀好ぅ奪舛�368個含まれている。この単位ロジックセルを3×3のマトリクスアレイ構成にし、さらにセルをアドレスするためのデコーダやドライバをそれぞれX、Yに配��し、動作を検証した。

さらに6×6構成のロジックセルアレイのレイアウトを検討しており、TEGレベルでSRAMと比べ68%�C積削��効果を確認している。今後は実際に試作し、その効果を検証する。

参考�@料
1. LEAP、LSI消�J電��削��のためMOSの��Vt削��、不ｧ発性メモリに��点 (2012/06/15)