今�vVLSI Symposiumで発表した�\術は、�b理�v路で��要なナノトランジスタ構�]プロジェクトから、1)低電圧動作を行うときのゲートしきい電圧Vtのバラつき低��(f┫)、2)リコンフィギュアラブルロジックデバイス向けの不ｧ発性スイッチ、3)RAMとして使える不ｧ発性M（magnetic）RAM、の3つである。メモリ�霾�は、2)、3)とも不ｧ発性をターゲットとし、しかもトランジスタ形成後の�H層配線�覦茲涼罎�3次元的に作り込む。2)は��来のFPGAに使われているSRAMスイッチを不ｧ発性メモリに�Dり��えてFPGAのチップ�C積を�S的に��(f┫)らそうというもの。3)は書き換え�v数を10の16乗�v（1�B�v）以�屬忙\やしてRAMとして�Dり扱えるようにするもの。

ドーパントレスでVtバラつきを��(f┫)らす
最初のトランジスタにおいてVtのバラつき��Vtを改��する理�y(t┓ng)は、微細化するにつれトランジスタのVtのバラつきが�j(lu┛)きくなってくるためだ。LEAPの�j(lu┛)テーマである低消�J電���\術では、電圧を下げれば下げるほどLSIの消�J電��は下がるが、Vtのバラつきは�j(lu┛)きくなる。すでにMIRAIプロジェクトにおいて、65nmトランジスタを100万個作��し、そのバラつきについて調べた。MOSトランジスタでは、1立��(sh┫)センチメートル当たり10の24乗個のシリコン原子に同17乗個のドナーやアクセプタを導入する�lだが、微細化が進むと、例えば30nm立��(sh┫)当たりのドナーやアクセプタの数は数10個〜数100個と数えられるレベルになる。20nm立��(sh┫)や10nm立��(sh┫)当たりとなると、ドープするドナーやアクセプタの数が場所によってわずかに異なるという影�xを�j(lu┛)きく�pける。このため、MOSの��性は�j(lu┛)きく左��されることになる。

図1　ドーパントレスでVtバラつきを��(f┫)らした低電圧SOIトランジスタ　出�Z：LEAP

今�v、LEAPが開発したトランジスタ(図1)は、ドナーやアクセプタの濃度を極����(f┫)らしたドーパントレスのSOI構�]を採��し、Vt�U(ku┛)御をゲートメタルの仕��関数差と基��バイアスで行うもの。基��電位を�w定するために基���┣祝譴硫爾某爾�ドナー/アクセプタ不純���覦茲魴狙�する�lだが、トランジスタ�覦蒿���に�]ち込むと寄�斃椴未��\加するため、ドレイン・ソース�篳匹硫爾凌爾ご韶��霾�だけに形成した。これをLGP（ローカルグランドプレーン）と�}んでいる。

図2　新SOI構�](��のグラフ)でドレイン電流のバラつきが��(f┫)少　出�Z：LEAP

その�T果、�]チャネル効果は��(f┫)り(図1)、Vtのバラつきも��(f┫)少した（図2）。

新型FPGA向きの不ｧ発性スイッチ
2番�`のFPGAに使う不ｧ発性メモリスイッチでは、銅イオンの電気化学反応を�W(w┌ng)��する(図3)。書き換え�v数は1000�v��度と少ないが、FPGAの�v路配線のプログラムには�科�な��性だ。このスイッチは銅（Cu）電極とルテニウム（Ru）電極がPSE（ポリマー�w��電解��）を挟んだ構�]を�eつ。Cu電極に��電圧を加えるとCuイオンがCu極から出始め、PSE内にCuが析出していき、しまいにはRu電極とつながり電流が流れる。Cu電極に負電圧をかけると析出したCuがイオン化してCu電極へ戻っていき、両電極間が�`れてしまいオフ�X��になる。

図3　配線�覦茲忘遒蟾�める不ｧ発性スイッチ　出�Z：LEAP

この2端子スイッチを直�`に逆向きに接��して3端子素子とした。図4の端子T1またはT2に�瓦靴董��U(ku┛)御端子Cに負電圧をかけるとCuイオンが流れていきプログラム電流が流れる。�U(ku┛)御端子Cに逆電圧を与えると、CuイオンがCu電極�笋��‘阿掘�Cuと�U(ku┛)御電極間に電流が流れなくなる。プログラム�X��を見るのにはT1とT2間に電圧をかけ、電流が流れるかどうかを検出する。

図4　4層�`配線と5層�`配線で作る3端子不ｧ発性スイッチ　出�Z：LEAP

今�v、��4層のCu電極の角における電�c集中を積極的に�W(w┌ng)��し、プログラム電圧を��来の2.27Vから1.87Vへと下げることができた。さらにCu表�Cの平�Q(m┐o)性を改��してプログラム電圧のバラつきを��(f┫)らした。平�Q(m┐o)性を改��するために��来のウェット��浄をドライ��浄に��えた（図4）。このことにより、表�Cの凹��はrms（ルート二乗平均）で3.3nmから1.9nmと��(f┫)少した。

加えて、Cu表�Cの�┣修鯔匹阿燭瓩離丱奪侫．瓮織訌悗離船織��┣祝譴��┣修�不�科�だとチタンメタルが残りリーク電流�\加の原因となる。このため、プロセス条�Pを変え、チタンの厚さを��来の1nmから0.5nmに薄膜化しチタンを�科�に�┣修靴拭�

1�B�vの書き換えを実現したSTT MRAM
3�P�`の�b文は、書き換え�v数に�U(ku┛)約のないRAM動作を狙った高�]の不ｧ発性MRAMである。これは、プロセッサが内�鼎気譴討い訌箸濆�みシステムLSIでは、レジスタやFIFO、キャッシュなどメモリの��める割合が高く、純粋なランダムロジックの�霾�はむしろ��(f┫)っていることに��因する。システムLSIではSRAMを使っていることが�Hい。しかし、CMOS SRAMの消�J電��は小さいとはいえ、リーク電流があり、電圧は常にかかっている。不ｧ発性メモリは、メモリにかかる電源電圧を切ってもメモリ内容が消えないため、メモリ�霾�の消�J電��はゼロになる。

LEAPが�}�XけているのはSTT（spin transfer torque）MRAMと�}ばれる不ｧ発性メモリである。今�v、MRAMの書き換え�v数がほぼ無限ともいえる10の16乗�v（1�B�v）というデータを�uた(図5)。これは、書き換え電圧の加�]試�xの�T果、書き換え電圧を最�j(lu┛)0.65V、読み出し電圧は0.2〜0.3Vで動作するとしても1�B�vもの書き換えが可�Δ任△襦�

図5　電圧加�]試�xにより1�B�vの書き換え�v数を実現　出�Z：LEAP

STT MRAMのメモリセルは、スイッチング��のシリコンMOSトランジスタと記憶�陲箸覆�MTJ（magnetic tunnel junction）からなる(図6)。MTJはMgOトンネル�┣祝譴領��Cを二つのCoFeB磁化層でサンドイッチした構�]をとる。磁化層の�kつを�w定層とし、もう�k��(sh┫)の磁化層を、スピンの向きを変えられるフリー層とする。二つの磁化層スピンが同じ向きだと低�B�^、逆向きは高�B�^になることを�W(w┌ng)��して1、0を区別する。磁化を高�B�^�X��にプログラムする時は、�w定層からフリー層に向けて�j(lu┛)電流を流し、低�B�^�X��にはその逆向きに電流を流す。

図6　STT MRAMの動作原理　出�Z：LEAP

今�v、書き換え�v数を1�B�vにも�\やすことができたのは、MTJの�T晶性を改��したことによる。これまでMTJを形成する場合、アモーファスのCoFeB層の�屬桝T晶性のMgOを?q┗)\積し、さらにアモーファスのCoFeBフリー層を形成していた。しかし、MgOはアモーファスの�屬坊狙�するため�T晶性が�Kい。これらの膜を?q┗)\積した後にアニールしてもMgOはグレインが集まる�H�T晶にしかならなかった。そこで、アモーファスCoFeBの�屬桝T晶性のCoFe層を薄く形成し、その後MgOを形成するとCoFe層の�T晶の向きに��(sh┫)向性が揃うようになった。フリー層形成後にアニール処理を行うと、CoFe�T晶に�pってMgOさらには、フリー層のCoFeB層までが下地の向きに�pって�T晶性が良くなった。

今�vのMTJの���CをTEM（透�垠薪纏匕家���(d┣)）で見るとCoFeB、CoFe、MgO、CoFeBの境�cがはっきりを見えた。書き換え�v数の加�]試�xは、±0.5V以下の電圧で書き込みできるという��実を元に、室�a(b┳)で0.7V、0.8V、0.9Vと電圧を加�]した。破�sに至るまでの書き換え�v数をプロットして0.65Vでは10の16乗�vという見積もりを�uた。0.6Vでの書き換えだと10の18乗�vになる。