図1　立てたボンディングワイヤをPoPの接��に�W(w┌ng)��　出�Z：Invensas

再�n働の狙いは、「テセラのイメージを変えたい」、「日本�x場でのインベンサスの認��度を高めたい」（インベンサス社の佐藤広陽��）ことにある。�盜颪頬楴匍鯏世魴eち、社�^数は現在50�@��。この内、1/3がPh.D(理学�F士��(gu┤))を�eつ。インベンサスは、�_要なパッケージング�\術として、材料やメモリモジュール、3Dアーキテクチャに加え、設��も行う。設��を�啣修垢襪燭瓠▲瓮皀�IPをMosys社から�Aい、TSVファウンドリのAllvia社のIPも�P(gu─n)入した。このことでシミュレーション�ξ�が高まり、ウェーハ工��も使えるようになった。

次世代パッケージング�\術といえばすぐにTSV（through silicon via）を使う3D ICパッケージを思い浮かべるだろうが、3D ICを今すぐビジネスにつなげることは�Mしい。ファインピッチのパッケージを低コストでまだ作れないからだ。

そこで、インベンサスは今すぐ使える二つの新しい�\術を開発した。�kつは、パッケージサイズ14mm×14mmの�Y��パッケージにPoP（package on package）によって0.20mmピッチで6コラムだと、最�j(lu┛)1440ピンを実現できる�Hピン化�\術である(図1)。広いバンド幅を使う����に向く。例えばスパコンのような高性�Ε灰鵐團紂璽燭筌咼妊�伝送機�_(d│)など、プロセッサとメモリ間のやり�Dりを高�]で行うシステムの����である。12.8Gbps以�屬旅��]伝送に使えると見ており、TSVまでのつなぎ�\術としても性�ε�には極めて高い。もう�kつは、DRAMモジュールを低コストでしかも小さな�C積でウルトラブックなどマザーボードに直��けしなければならない����向けの�\術である。

最初の�Hピン化�\術はBVA（bond via array）と�}ばれており、�kつのパッケージともう�kつのパッケージを向かい合わせに接��させるPoP�\術に向く。��来のPoP�\術だと半田ボール同士を接合するとボールがつぶれて�u接端子がくっつきそうになるため、ピッチの幅を�科�広くとっておく��要がある。14mm×14mmパッケージだと0.65〜0.50mmピッチが最小であった。このためピン数を�\やしたくても最�j(lu┛)168ピンしか実現できない。最�Zでは、アムコア（Amkor）社の�eつTMV（through mold via）と�}ばれる、モールドに穴 開けして半田を接��する�\術が登場し、より微細なピッチを実現しようとしてきた。アムコアはこの�\術を新光電気工業にライセンス供与した。しかし、この�\術でも0.5〜0.4mmくらいのピッチまでが限�cで、240ピン��度までだとインベンサスの佐藤広陽��は見る。

BVAは0.3〜0.2mmピッチと狭ピッチが可�Δ覆燭瓠�1000ピン以�屬�可�Δ任△襪箸垢�。このBVA�\術では、ボンディングワイヤを立てて配��し、モールド（ワイヤ間のアンダーフィルの役割）でワイヤを�w定した後、接��端子として使う。直径50μm��度のCuワイヤを使い、この�屬鉾湘張棔璽襪涼嫉劼魴eつもう�kつのパッケージを載せる。半田はCuワイヤ頂点でやや膨らむものの、その量を��(f┫)らすことで狭ピッチに�官�する。

図2　Cuワイヤを接��パッドに使う　出�Z：Invensas

Cu ボンディングはすでに実績のある�\術になっており、�J�Tのボンダを使えるため新たな設��投�@は要らない。接��する半田ボールに�瓦靴�、Cuワイヤがモールド�`脂から顔を出している�霾�の高さはわずか0.1mm(図2)。これを実現するために、フィルムアシストのモールディング�\術を使っている(参考�@料1)。これは�`脂でモールディングする時に�`型性を良くするためにフィルムを金型�笋膨イ辰晋紊奔`脂でチップの周りを満たそうというもの。モールディング時にはCuワイヤがフィルムを突き刺す形になり、フィルムを除去した後、図2のように�k�陲���き出るようになる。

このパッケージを使った高�]メモリとロジックのPoPパッケージは2014�Qごろから登場し、TSVによるワイドIOパッケージは2016�Q以�Tになるとインベンサスはみている。

もう�kつの�\術であるDRAMモジュールの低コスト・小実���C積の�\術では、QFD（Quad Face Down）と�}ばれ、17mm×17mm×1mm(厚)のパッケージに4個のDRAMを封�Vする。��来のスタック�\術で4��のDRAMチップを�_ねる場合には、DRAMチップ＋スペーサにワイヤボンディングして基��と接��した後、2���`以�TもDRAMチップ+スペーサを次々に�_ね、ワイヤーボンド、という�}順をシーケンシャルに行わなければならなかった。工��は長くならざるを�uない。ワイヤボンディングだけでも4�v行う。

図3　DRAMチップ4��をワイヤボンディング1�vですませる　出�Z：Invensas

今�vのQFDでは、DRAMチップをフェースダウンにして基���屬�2���`して��き、チップと同じ高さに揃えるためのスペーサも2����く。その�屬吠未�DRAMチップをやはりフェースダウンで2��、図3のように配��する。ワイヤボンディングはその後にまとめて行い、�k度で済む。基��の穴を通して反���Cのパッドにワイヤを接��する。���Cは図4のようになる。工��が�]く単純なためコストは�Wい。また、チップの�_なりは2��だけであるため、パッケージ����を薄くでき、�X放�gが良い。さらにボンディングワイヤは�]くて済むため、高�]性�Δ詫遒舛覆�。

図4　QFD�\術の���C図　出�Z：Invensas

パッケージコストは��来の4��DRAMスタックの場合だと1.56〜1.67ドルであるのに�瓦靴�、QFDは0.66ドルで済む、とインベンサスは見積っている。ちなみに1��のシングルダイパッケージは0.2ドルだという。4��分よりも�Wい。

ウルトラブックのようにメモリモジュールをマザーボードに直��けしなければならない����では実���屬離瓮螢奪箸盻j(lu┛)きい。基��配線の引き�vしを含めた実���C積が��来よりも27%��度小さくなるため、電池容量を�j(lu┛)きくできPCの電池動作時間を�Pばすことができる。佐藤��によると、このQFDパッケージだと12層のビルドアップ基��ではなく、�W価な��来の12層基��を使えるという。

参考�@料
1. 弱いLow-k材料や細い金ワイヤを守る低応��の新しいモールド�\術2008/07/14)