�岼盟悗世韻鯑Dり扱うプロトコルアナライザではPCI Express 2.0に�官�した����があるものの、ロジアナと違い�駘�層のデバッグはできない。今�vのロジアナでは例えば、オシロスコープを���Tして、時間軸のオシロのアナログデータと、ロジアナのデジタルデータを時間的に相関とることで�駘�層をデバッグできる。複数のレーンにおいて時間相関をとったデバッグも可�Δ任△襦�

この新����TLA7S08およびTLA7S16のロジックアナライザには、モジュールを2��搭載できるポータブル型と、6��のモジュールを搭載できるベンチトップ型の����がある。このプラットフォーム����に搭載するTLA7Sシリーズのモジュールは、8または16レーンの����がある。�^真は、8レーンおよび16レーンに�官�するモジュール。

高�]シリアルインターフェースであるPCI Expressでは、差動信��(gu┤)のペアを1レーンとして、1レーンあたり最高2.5Gbpsのデータレートを�eち、送信･�p信を分�`した��二�_��(sh┫)式をとる。合��で最高5Gbpsとなる。この1レーンを複数レーン�Jねたのがリンクである。�Jねるレーンの数が1本の場合は×１、4本なら×4などと表��する。

PCI Express 2.0では、このレーンの幅をダイナミックに変えられる。例えば高�]動作時には8レーンを使い、�]度がそれほどいらない場合には4レーン(×4)にダイナミックに落として消�J電��を下げるということが行われる。その逆ももちろんある。そのような動作が��しく行われているかを検証するためにこのアナライザを使う。

この����は消�J電��を下げるため、高�]性が��要ない場合にはデータレートを下げたり、使わないレーンがあると停�Vさせたりしている。レーンが停�Vしているアイドル�X��ではレーンの消�J電��はきわめて小さい。メッセージが入り動作を復帰する場合のいわゆるレイテンシは、12パケットだという。つまり、12パケット後にビットロックを�D�uしてデータを表��する。

価格は、16レーン�官�のTLA7S16型シリアルアナライザが税別938万��、8レーン�官�のTLA7S08型アイリアルアナライザが688万��。