現在、メモリーのバンド幅がプロセッサのI/Oデータレートについていけないほど差がついてしまっている。この差を縮めようという発�[がIntelの指向する3次元実�△任△襦�メモリーのバンド幅を広げるため単純に並�`にデータを�Dり出すなら差動�擬阿任�400ピンものデータ線が��要になる。その原因の�kつはI/Oラインの信�､厘�れによる。信���S形は崩れ、すなわちシグナリインテグリティが�Kくなるため、ノイズ�敢�はもちろんのこと、プリエンファシス、イコライザ処理などの�S形�D形処理が��要になり�v路が複雑になってしまう。しかも分布定数�v路的な電磁�Sとしての反�oを考慮しなければならない。3次元スタック実�△妊廛蹈札奪気離織ぅ襪肇瓮皀蝓爾離織ぅ襪箸燐{�`が�Zければ、配線�B�^やインダクタンスの影�xは無��できるため、シグナルインテグリティの設��が��常に楽になる。

Intelが��したこの3次元実�▲轡好謄爐蓮�80コアを集積したプロセッサチップの中のコア（タイルと�}ぶ）と20MバイトのSRAMチップを80ブロックに分けそれぞれのブロックをタイルとバスで�Tぶというシステム構成である。メインメモリーとアクセスする�iに、L1、L2キャッシュに加え、ローカルメモリーも配��することで、高�]性を維�eできる。

�Qプロセッサタイルとメモリータイルは42ピンの通常のバスで�Tんでいる。このバンド幅は、3GHz動作のフルコアクロックで1タイル当たり12Gバイト/秒となり、両チップ����のバンド幅は、��並�`コンピューティングにふさわしい1Tバイト/秒になる。SRAMの消�J電��は7W、I/Oでのそれは2.2Wである。

80コアを搭載したプロセッサチップの�jきさは、21.72mm x 12.64mm= 275mm2で、タイル�kつの�jきさは2.0mm x 1.5mmである。プロセッサチップは、65nmのCMOSプロセスで���]し、総トランジスタ数は1億個に及ぶ。チップ単��のパッケージだと、1248ピンのLGAに14層配線、343信�ﾀ�を収容する。20MバイトのSRAMチップも同じ�jきさの275mm2である。両�vをつなぐTSV（through silicon via）のピッチは190μm。

積層構�]としては、LGA（ランドグリッドアレイ）基��の�屬�SRAM、その�屬縫泪襯船灰▲廛蹈札奪汽船奪廖△気蕕吠��X��とヒートシンクを載せていく。両チップはフェースツーフェースで接��する。講演した同社Microprocessor Technology研�|所のShekhar Borka��は、これまでは配線で消�Jする電��は無��されてきたが、メモリーがDDR3へと高�]になるにつれ、この消�J電��改��は�Lかせなくなるとみている。