�盜颯侫．屮譽垢離好肇薀�チャードASICメーカーであるeASIC社は、プロセッサIPベンダーであるTensilica社とパートナーシップを�Tび、Tensilica社の�Y��的なプロセッサであるDiamondファミリのコアを組み込むことで、�]納期の組み込みチップを提供できるようになる、と発表した。１層のビア配線のマスクパターンだけを電子ビームの直接�W画によりマスクレスでパターンを�Wくことを��長としてきたeASIC社の�]納期性と、Tensilica社の小さな�C積を��長とする32ビットプロセッサを組み合わせることで、組み込みシステム設���vはDiamondベースのSoCをわずか4週間で���]できるようになる。

コンフィギュラブル・プロセッサのXtensaが�~�@なTensilica社であるが、今�v提携したのは、コンフィギュラブルではないプロセッサコアで、�C積の小ささを売り�颪砲靴討い襦�130nm世代のプロセスで比較するとDiamondシリーズの中では最小�C積の305DMIPSの32ビット・キャシュレスRISCである106Microコアの�C積はわずか0.26平��mmしかない。

eASIC社がライバルと見るFPGAデバイスを、同じアルゴリズムと同じプロセスの条�Pで比べると、チップ�C積は1/4��度になり、消�J電��は1/10以下になるという。両�vの発表では、ビデオ監��カメラへ応��した場合のデモを行い、FPGAによるシステムでは1.2Vで4.9Aの電流を消�Jしたが、eASIC社のデバイスでは1.2Vで0.28Aしか消�Jしなかった。

eASIC社のマーケティング担当シニアディレクタであるJasbinder Bhoot��によると、「これまでのストラクチャードASICはカスタム配線が数層にもわたり、微細化が進む時代には設��が�Mしくなり、EDAメーカーのツールの調�Dも��要になっていた。このため、ストラクチャードASICはすたれてきたが、eASIC社の�}法はビア層1層だけを電子ビーム直�Wでカスタム配線する独�Oの�桔，覆里�EDAツールによるDFMを�Dり入れる��要がなく、�~単に設��できる」としている。電子ビームの直�Wは富士通に依頼している。

eASICが最初から�mめ込んでいるさまざまなIPコアはすべて検証済みで、シグナルインテグリティのチェックなどは不要だという。使えるTensilicaのプロセッサコアは106Micro以外では、以下IPがある；

108Mini：DSP機�Δ鮑遒���けで�eちながらキャッシュレスの32ビットRISCコントローラコア
211GP：ミッドレンジの32ビットRISCコントローラコア
232L：LinuxOSをサポートするためMMU（メモリ管理ユニット）を搭載するミッドレンジの32ビットCPUコア
570T：ハイエンドの32ビットCPUコア
545CK：高性�Δ�DSPコア
330HiFi：オーディオおよび音�mコーデックをサポートしている低消�J電��の24ビットDSPプロセッサ

これらはDiamondの�Y��的なソフトウエアツールを使え、Tensilicaの�eつ業�cの協��関係が�Jに構築されているため、設��のエコシステムができている。

Diamondが少ない�C積でプロセッサ機�Δ魴eてるのは、よく使う16ビットおよび24ビットの命令セットだけに絞り、コード効率を�屬欧燭燭瓩世�Tensilica社マーケティング担当バイスプレジデントのSteve Roddy��は説��している。

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