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Intel、��4世代のXeonプロセッサで��x�v�擇覆襪��3D-IC/EMIBで�高集積

2023年1月13日｜�\術分析（半導��）

Intelがようやくコード�@「Sapphire Rapids」のCPUを��4世代のXeonスケーラブルプロセッサとして量�にこぎつけた。4個のCPUダイをEMIB（Embedded Multi-die Interconnect Bridge）で接�したXeonスケーラブルCPUに加え、ICパッケージ内にHBMメモリを集積したXeon CPU MAXシリーズとGPU MAXシリーズ（コード�@Ponte Vecchio）も同時に発表した。

図1　��4世代のIntel Xeonスケーラブルプロセッサ　出�Z：Intel

この��4世代のプロセッサをIntelは、実際の現場で使うワークロードを最優先したと語り、ワークロードの性�Δ�SPECintなどのベンチマークテストでの性�Δ箸楼曚覆襪海箸鮨�した（図2)。つまりこれまでとは違い、「�@�」のCPUではなく、実際のワークロード性�Δ鰺ダ茲靴拭��専�的」なプロセッサに仕�屬欧拭�

ベンチマークと実環境ワークロード負荷比較 / Intel

図2　ベンチマークでの性�Δ伴損斑�での性�Δ禄jきく違ってきた　出�Z：Intel

そのために、CPUコアに加えて、�Q分野のアクセラレータも集積した（図3）。つまり、�@�のCPUに、AI、通信ネットワーク、ストレージ、データセンター、HPC（High Performance Computing）に��化したアクセラレータを加えた。�Q分野に適した��シリーズを提供する。例えば、AI（機械学�{）ではAMX（Advanced Matrix Extensions）と�}ぶアクセラレータを搭載しており、CPUの演�Q負荷を軽くする。このアクセラレータはTensorFlowやPyTorchなどの言語をサポートする。5G基地局などの通信ネットワークでは、Virtual RAN向けのAVX（Advanced Vector Extensions）アクセラレータを使う。ソフトウエア定�Iのネットワークで使われるデータプレーン向けのソフトウエア開発�の開発キット（DPDK）を��Tする。ストレージシステムからのアクセスにはDSA（Data Storage Accelerator）アクセラレータなどを�W�できる。

中でもAI機�Δ魯如璽織札鵐拭爾任�HPCでもエッジでさえも使われるため、実環境でのプロセッサではAIモデルの�j小はあるものの、様々な��で使われるようになってきた。このため、最�ZのCPUやSoCには�Hかれ少なかれ、AI（機械学�{）機�Δ�觝椶気譴襪茲Δ砲覆蠅弔弔△�、今�vのXeonプロセッサでもAI専�アクセラレータが集積された。

インテルアクセラレーターエンジン / Intel

図3　AIや5G通信ネットワーク、ストリーミングなど��ごとのアクセラレータを集積した　出�Z：Intel

そして周辺�v路には最高�]のDDR5メモリ�官�筺�PCIe5.0の高�]シリアルインターフェイス、高�]メモリ向けのCXL 1.1次世代I/Oなどのインターフェイスや最�j64GBのHBM2eメモリを搭載している。

今�v、Xeon スケーラブルプロセッサに加えて出荷し始めたXeon MAXシリーズには、HBM2eメモリをICパッケージ内に内�鼎靴討い�。この��はスーパーコンピュータやデータセンターなどのHPC（High Performance Computing）向けの��シリーズである。

それぞれのチップのアーキテクチャは図4のように構成されている。��4世代のXeonスケーラブルプロセッサには3�|類あり、モノリシックなCPUのMCCシリーズと、4タイルのCPUをEMIBで接�したXCC、さらにこのXCCにHBMを4個搭載した��がMAXシリーズである。XCCは最�j60個のCPUコアからなる。

インテル Xeonプロセッサーのタイルアーキテクチャー / Intel

図4　��4世代Intel Xeonスケーラブルプロセッサには3�|類　左と��のXCC��とMAXシリーズは4チップレットをEMIB（白い配線�霾�砲農橙�している　出�Z：Intel

これらのCPUに加えて発表した、データセンター向けのGPUのMAXシリーズはコード�@Ponte Vecchioと�@��韻蕕�、先端パッケージ�\術で作られている。このGPUは、Intelの3D-IC�\術であるFoveros�\術と、2.5Dで平�C�屬砲△襯船奪廖淵瀬ぁ貌��鮴橙�するためのEMIBを使ってチップレット（Intelはタイルと�}んでいる）を接�している。合�1000億トランジスタからなり、アクティブなチップレットが47個、Foveros�W�のスタックしたダイが16個、EMIBが11個搭載されている。EMIBは、シリコンインターポーザと違い、シリコン��Cを使わず、再配線層と電極パッドを�△┐織船奪彳瓜里寮橙�だけを�`的とする小さな再配線層のシリコンダイである。

日本�x場では、�B都�j学がスーパーコンピュータにXeon MAXシリーズ、筑�S�j学がXeonスケーラブルプロセッサとOptaneメモリを導入することを�めた。また、Nvidiaからも、�来のデータセンターのサーバよりも25倍も高性�Δ�Nvidia DGX H100にはNvidiaのTensor Core GPUを�U御する��4世代のXeon スケーラブルプロセッサが搭載されるようになる、という発表があった（参考�@料1）。NvidiaのH100サーバ60�以�屬�Xeonスケーラブルプロセッサが使われる。IntelのプロセッサとNvidiaのGPUの組み合わせでH100サーバは�来のCPUだけのデータセンターサーバと比べ、エネルギー効率は3.5倍、TCO（�運�コスト）1/3以下になると見積もられている。

参考�@料
1. "The Greenest Generation: NVIDIA, Intel and Partners Supercharge AI Computing Efficiency", Nvidia (2023/01/10)

(2023/01/13)

ご�T見・ご感�[