図1　Micron、1β nmノードの64GビットDDR5x-DRAMをサンプル出荷　出�Z：Micron Technology

これまでDRAMやNANDフラッシュなどのメモリは、ファウンドリとは異なるデザインルールを��いている。20nm以下になると、19nmから15〜16nmに渡り、1x nm、1y nm、1z nmと少しずつ刻みながら微細化を進めてきた。その先は、1α nm、1β nm、1ɤ nmとさらに刻んできたため、Micronのオンライン会見で��問してみたところ、13nm以下だと答えていた。ただし、このプロセスノードの�∨，呂匹海��∨，鮖悗靴討い襪里�は��らかにしていない。

また、NANDフラッシュがセル�霾�を3次元（3D）化によって、�e�妓�に積み�\すことによって記憶容量を�\やしてきた。これに�瓦靴董�DRAMもNANDフラッシュと同様、メモリセルを3D化することで実現している。DRAMセルは、スイッチング��の�kつのトランジスタにキャパシタセルを設けているが、このセルの作り�気���筒型のシリンダーとなっているようだ。この�T果、図2で見るように、CMOS under Capacitorとなっている。

図2　1β nmプロセスの16Gb LPDDR5X DRAM 出�Z：Micron Technology

このほど開発した1β nmプロセスノードのDRAMは、日本の東広��工場で�攵�し、次に��湾で量��するという。何がMicronの��長かという��問に�瓦靴討蓮▲灰好蛤鑿�法や集積度、メモリセルのシュリンクなどの�\術でリードしていること、と同社DRAMプロセスインテグレーション担当バイスプレジデントのThy Tran��は答えている。新開発のDRAMは、1世代�iの1α nmプロセスノードの����と比べ、電��効率は15%向�屬掘▲咼奪般�度は35%以�峪\えた。電��効率を�屬欧襪燭瓠�動的に電圧と周�S数をスケーリングする�桔　�Dynamic Voltage Frequency Scaling）を��いた。この�T果、3200Mbpsまでサポートするという。

これまで�]浸のArFマルチパターニングを使ったリソグラフィ�\術を進めてきたが、EUVの使��に�瓦靴討蓮�EUV�\術が成�^する時期だろうと見ており、恐らく1ɤ nm以下のプロセスノードになる頃だと思う、と見ている。

また、この先1α nmプロセス����に�瓦靴�1β nm����はいつ頃主流になるかという��問に�瓦靴董���給�X況によって変わるだろうと述べている。つまり、�]期的にはDRAMのユーザーや流通の在�Uが�\えているため、それらの調�Dが行われた後に、1β nm����は��争��を�eつことになり、1α nmプロセス����と交代することになると見ている。

これほど�j容量のDRAMの����は��来のモバイル����やパソコン、�O動�Zに加え、データセンター����だろうと述べている。データセンター����では、CPUの周りに配��するHBM（High Bandwidth Memory）やグラフィックス��のメモリとしても使う。