図1　ネットワークスイッチ機�Δ��啣修靴�Versal Premium　出�Z：Xilinx

このSoCの狙いは、データセンターやコア基地局のように、シリアルデータを高�]に切り��えられ、しかもセキュアにしたこと。5G時代になると、誰でも気軽にスマホからビデオ映�気鬟瀬Ε鵐蹇璽匹世韻任呂覆�アップロードするため、基地局ではそのトラフィックが�j(lu┛)きく�\えるためシリアルデータを高�]スイッチングしなければならない。これまでの100Gbpsではコア基地局では�官�できなくなる。このため400Gbpsへの���△�現実的になる。さらにその先には800Gbpsが��られる（図2）。

図2　セルラーネットワークの基地局として、アクセス�Uからコア基地局まで��てのレイヤーをカバーできる　出�Z：Xilinx

新����Versalプレミアムの��長は、コネクティビティとセキュリティコアを集積してネットワーク機�Δ��啣修靴燭海箸任△襦８�ファイバからのデータもサポートしており、CPUとFPGA、DSPをそれぞれ集積している。それぞれが3つのエンジンと�}ぶ機�Δ鮹甘�している。

CPUを中心にした演�Q・�U(ku┛)御のソフトウエアで処理するスカラエンジン(図1の左��)、FPGAで好きなハードウエア�v路を構成できるアダプタブルエンジン(図1の真ん中の�靴��霾�)、そしてDSPは演�Qビット幅をスライスした単�@度とミクス�@度のインテリジェントエンジン（図1の薄�uの�霾�）、という3�|類のエンジンを集積している。

DSPは元々、MAC（積和演�Q）専��のマイクロプロセッサである。��来は演�Q�@度を�屬欧襪燭瓠�単�@度(32ビット)から倍�@度(64ビット)に細かくし、しかも浮動小数演�Qを行えるようにしていた。今�vは機械学�{のMACを並�`に�H数並べており、�D数演�Qだけで、8ビット、16ビット、32ビットとミックスの�@度を���Tした。

これら3�|類の主要コアに加え、高�]のSerDes（シリアライザ/デシリアライザ）としてのシリアルインターフェイスである600GbpsのInterlakenコア、600GbpsのEthernetコア、112GbpsのPAM4トランシーバ、PCIeのGen5（DMA��き）などハードワイヤード�v路を集積した。

今�vの�_要な�\術は、NoC（Network on Chip）�\術であり、NoCで��てのエンジンをつなぎ通信できるようにしたことだ。キャッシュメモリを�Qコアで共�~するためのコヒーレンシも�△┐討い襦２辰┐董�入出��インターフェースからデータを暗��(gu┤)化して出��するための400Gbpsの高�]暗��(gu┤)化エンジンも集積し、送るべきデータのセキュリティを�屬欧拭�

��来のFPGAでは、ロジックとラウティング(配線接��)に20万LUT（Look-up Table）を使っていた。今�vはLUTを使わずにインターフェース�v路をハードワイヤード化したことに加え、NOCスイッチ�\術によって、無�Gな電��を落とした。これによって、Xilinx社のこれまでの����16nmのVirtex Ultrascale+2個組と比べ、40%の消�J電��で800GbpsのDCIスループットを実現できた。

図3　�Q�|AIに�瓦靴謄瓮皀蠡唹萇�が広がり高�]に　出�Z：Xilinx

またAI機�Δ鮗孫圓垢訃豺腓任癲Å�来のGPUやCPUでの演�Qよりも�]い(図3)。ResNet50で224×224の画�鞠Ъ院κ�類では、GPUの1.6倍〜2.3倍、Yolov2（608×608）の����検�瑤任�GPUの4.6倍〜7.7倍、高�]になった。また、異常検�瑤忙箸錣譴�AI（Random Forest）ではIntelのXeonの65倍という�T果を�uている。

����シリーズは、システムロジックセルが1.6MのVP1102から同7.4MのVP1082まで揃えている。それによってSoCパッケージサイズが35 mm×35mmと、4つのシリコンチップを搭載している65mm×65mmがある。パッケージングには、TSMCのSSIT（Stacked Silicon Interconnect Technology）とCoWoS（Chip on Wafer on Silicon）�\術を使ったとビデオ会見で述べている。

Xilinxは、CPUソフトウエア開発とAIライブラリや開発環境（CaffeやTensorFlow、PyTorch）を統合したVitis開発キットをすでに提供しており、ハードウエア�h価キットも20�Q後半に提供する��画だ。