Intelは、CPUのクライアントPC向けからデータセンター��のXeonプロセッサまで揃えており、CPUというソフトウエアベースでのプログラマブルデバイスを充実させてきた。さらに、Alteraを�A収しFPGAを�}に入れることによって、�O�y(t┓ng)にプログラムできるハードワイヤードの専��ICも使えるようになってきた。ソフトウエアでカスタマイズできるCPUは、あくまでもコンピュータシステムの中心にいる。しかし、ソフトウエアだけではどうしても高�]化はできない場合も�Hい。ここに専���v路のASIC、あるいはハードウエア�v路を変��(g┛u)できるFPGAを使う。専���v路を使って�霾�的に高�]化し、CPUの負荷を��(f┫)らし、システムをサポートするためのアクセラレータとなる。

コンピューティングの世�cでは、CPUとFPGAがあれば、フレキシブルにほぼ�官�できるが、場合によっては積和演�Q（MAC）専��のDSP（Digital Signal Processor）や小さなMACを数�恩�~��数�恩鎚造戮栃怠`処理するGPU（Graphic Processing Unit）を集積することもある。��にAI（人工��(m┬ng)�Α砲離妊�ープラーニングでは、MACとメモリをセットにしてニューロンを���Qするため、GPUやDSPを使うこと�Hい。AIは今やエッジでもデータセンターでも��要なため、AI��の�v路も加えることがシステムの基本となりつつある。

図1　Agilexの基本構成　出�Z：Intel

このAgilexは、あくまでもFPGAであるが、最新のコンピュータシステムでは、DSP屋GPUなど他のプロセッサとのやり�DりにPCIeインターフェースを、CPUとのやり�Dりではキャッシュメモリのコヒーレンシを確保したインターフェース、バンド幅の広いメモリとのインターフェース、あるいはDRAMインターフェースなどを使う。このために、接��することがわかっているインターフェースを搭載し、直接つなげられるようにしておく（図1）。この発�[がAgilexである。

�Q�|の�v路やICをつなげられるようにするインターフェースの中でも�峙�のように��まったインターフェースのICは、ASICとして作る。Intelは、ASICメーカーであったeASIC社を2018�Qに�A収している。そうすると、FPGAとインターフェースASICは、eASICの�}法を使い、Intelが開発した2.5Dの実���\術であるEMIB（Embedded Multi-Die Interconnect Bridge）でFPGAと�Q�|ASICとを接��する(図2)。この2.5D�\術は、配線基��として�j(lu┛)きなシリコンチップを使うシリコンインターポーザとは違い、チップ間同士の接���霾�のみ配線層を設けるという低コストの再配線層接���\術である。

図2　Intelの2.5D実���\術　出�Z：Intel

EMIB�\術は、�C倒なTSV（Through Silicon Via）�\術は使わず、チップ同士を接��するためのチップ�C積の小さなインターポーザを�v路基��ボードの中に�mめ込む。最�Zは�v路基��内にチップや�p動����を�mめ込む�\術はかなり普及している。シリコンチップを再配線層として�W(w┌ng)��する小型チップを基��内に�mめ込むのがEMIBだ。

Agilexは、EMIBを使ってFPGAを使いやすくしたデバイスであり、キャッシュコヒーレンシ�v路を搭載したCPUとも直接接��できる。また、コンピューティングにフォーカスした応��以外でも、アナログのデータコンバータとのインターフェースなども小さな専��ASICとして使える。アナログの機�Δ箸靴討寮��Δ蓮�112Gbpsのデータレートまで�u(p┴ng)られている。

FPGAの周りに専��ASIC�v路を無理やり1チップに集積するのではなく、�v路基��ボードに集積するため、FPGAシリコンの歩�里泙蠅�落ちることはない。��まった専��ASIC�v路はeASICのカスタマイズ�}法で構成する。この��(sh┫)法は、マスタースライス�\術と�瑤討�り、最�岼未離瓮織詛枩�層のみをプログラムして接��することで実現する。

応��として、エッジからデータセンターまでのコンピューティング�\術の��てに使えそうだ。エッジといってもエッジコンピューティングや�O動運転のクルマのようにデータ解析の演�Qを行う応��であり、ここでは演�Qに��要なアクセラレータに使う。加えて、データ解析��の推�bAI（ディープラーニング）�v路をエッジ�笋濃箸�場合にも使え、CPU�笋防蘆瓦鰺燭┐覆ぁ�