図1　32.2mm×23.5mmの巨�jなシリコンを4個搭載したAI��IC基��　出�Z：プリファードネットワークス

この学�{��チップ「MN-Core」は、チップ�C積32.2mm×23.5mmという巨�jなシリコンチップを4個基��に�⊂�し(図1)、Cu��のフタをしてパッケージングした(図2)。それを実�△靴織棔璽匹箸修��屬縫侫．鵑畔��Xフィンを�Dり��けたボード(図3)、ボードを4��搭載したコンピュータ(図4)、そしてサーバーラック(図5)を見せた。

図2　AIダイ4個をパッケージングしたICをプリント基��に実��

図3　AI��ICのパッケージ�屬吠��Xフィンとモータのファンを搭載

図4　AI��ICボードを4��搭載したサーバ

図5　コンピュータサーバを4��ラックに搭載

BGAパッケージに収容したAI��ICは、6456端子を�eち、基��にボンディングしている。チップの���]はTSMCの12nmプロセスを��いた。1パッケージの性�Δ話瓜@度演�Qで131 TFLOPS（テラフロップス）と高く、半�@度での性�Δ�524 TFLOPSとなる。単�@度での性�Δ�1パッケージで0.26 TFLOPS/Wとなり、消�J電��は500Wと見積もっている。

1チップで100Wを��えるため冷却は�Lかせない。�X伝導率の高いCuを4チップ���Cに使った�屬砲修励Xを逃がすための放�Xフィンを��け、そのフィンの表�C積を�nぐために薄い金�關�でフィンを作り、さらにモータのファンで風を送り冷却する。ボード1��でAI��IC1個というぜいたくな構成だが、フィンのスペースを広くとらざるを�uないため、ボード1��がAIプロセッサ1個という構成になる。

コンピュータサーバは、AI専��機であり、NANDフラッシュを使ったNVMeと、SATAに�官�したストレージも搭載している。このための����を�U御するCPUも搭載している。

プリファードが学�{��のAIプロセッサを開発したのは、ディープラーニングの学�{プロセスの時間を�]縮するためだ。��来なら1カ月かかる学�{プロセスをせめて1週間に�]縮したい。グラフィックス専��の�@��チップではなく、専��チップならニューロンのモデルのようにMAC（積和）演�Qとメモリをセットにして性�Δ��屬欧襪海箸�できる。

推�bチップでは、16ビット�@度を8ビットに落として性�Δ鬚曚箸鵑品僂┐困望嫡J電��を半分以下にすることが可�Δ澄�しかし、学�{チップではニューラルネットワークを構成するニューロンの�_みを学�{のために変えていくバックプロパゲーション（誤差逆伝�魍��{）において、ほんのわずかでも�@度を落とせないという。このため、行�`演�Qコアの�@度を、16ビット（半�@度）、32ビット（単�@度）、64ビット（倍�@度）の3�|類を���Tした。

学�{させるコードはアプリケーションごとに異なるが、ニューラルネットワーク向けのChainer（チェイナー）フレームワークをアップグレードしてもこのチップを使えるように設��しているという。まず、社内で実証実�x（PoC）を行う��画だ。学�{��のAIプロセッサでは消�J電��をどこまで落とせるか、AIチップの課��はこれからだ。