Xilinx、��高級2.5D-LSIの��貌を��らかに
Xilinxは、高度なLSIは��てFPGAで組むのではなく、ソフトウエアベースのマルチコアCPUや、ダイナミックに再構成可�Δ淵蓮璽疋Ε┘▲┘鵐献鵝�AI専��推�b�v路、DSP、DDR RAM、周辺�v路、I/Oなどを集積する「��高級LSI」ACAP（Adaptive Compute Acceleration Platform：適応型演�Q加�]プラットフォーム）の狙いを��らかにした。
図1 Xilinx社CEOのVictor Peng��
これは、実��形���屬魯轡螢灰鵐ぅ鵐拭璽檗璽兇鮹�いた2.5次元LSIそのものであるが、これからの�j��模LSIの�妓�として、CPUとDSP、AIエンジン、そしてFPGAを集積することでほとんど��ての機�Δ鮗存修任�るようになる。�@��でありながらプログラム可�Δ聞��]エンジンとなる。この高級な半導��を開発したのは、もはやFPGAの会社ではなく、データ爆発に�官�できる会社を指向するためだ、と今�QのはじめにCEOに��任したVictor Peng��(図1)は述べた。
提案されたACAPに集積される�v路ブロック（図2）を紹介しよう。�jきなブロックは4つある。�kつはスカラー処理エンジンと�}ぶ、いわゆるCPUである。ここにはArm Cortex-A72アプリケーションプロセッサと、Arm Cortex-R5リアルタイムコントローラを搭載している。いわばソフトウエアプログラミングでカスタマイズする、やや高級なCPUである。このLSI����を�U御する�v路がCortex-R5である。
図2 Xilinxが提案した2.5D-ICのACAP 出�Z：Xilinx
そして、VARSALと�}ぶ適��型ハードウエアエンジンは、専��の演�Q�v路を作るためのハードウエア�v路である。ここはFPGAを基本とする専��IP�v路であるが、最�j3個の専���v路を予めFPGAで構成しておき、動作中にその専���v路を切り��えることでダイナミックな再構成�v路を実現するという�lだ。このIPは、小さな機械学�{のアプリケーションや再�W��可�Δ淵蹈献奪�などをタイムシェアリングのように順次切り��えていく。場�Cに応じてアダプティブに切り��えればよいため、アダプティブ（適応型）ハードウエアエンジンと�}んでいる。ちなみにVARSALという�}び�@は、�H様性を�T味するVersatileと�@��性を�T味するUniversalを合わせた�]語である。
��つ�`がDSP（デジタル信�ｽ萢�）エンジンである。DSPは、積和演�Q専��のマイクロプロセッサだが、高度なモデルを数値演�Qするのに使うことが�Hい。通信基地局のモデムのアルゴリズムを���Qしたり、�O分専��に�]ち立てたモデルを���Qしたりするため、32ビット（単�@度）ないし64ビット（倍�@度）のように�@度の高い浮動小数点演�Qが可�Δ任△襪世韻任呂覆�、カスタマイズされたデータパスを低いレイテンシで��度の細かい�U御が可�Δ世箸靴討い襦�
四つ�`が推�b専��のAIエンジンである。AIの推�bと高度な信�ｽ萢�に向いた、高スループットで低レイテンシ、高い電��効率を��長としている。Xilinxはディープラーニングの推�bプラットフォームを�}�Xけている中国Deephi社を今�Qの7月に�A収しており、Xilinxは�A収以�iからこのスタートアップ(2016�Q設立)に出�@していた。しかもDeephiは推�bアクセラレータをFPGAで実�△靴討い燭里如⊃靴靴�ACAPにも�O��に�Dり込むことができた。CaffeやTensorFlowなどのフレームワークで学�{したデータをこのAIエンジンでコンパイルしてSoCに実�△任�る。
AIエンジンは、並�`処理する場合にはSIMD（Single Instruction Multiple Data）命令で行�`演�Qを行い、VLIW命令でスケジューリング�U御する。AIエンジン内の�Q�|ベクトルプロセッサコアはメモリとセットになっており(図3)、機械学�{ではこの小さなベクトルプロセッサとメモリの�瓦��v路で構成され、��並�`で演�Qしていく。
図3 集積したAIエンジンのIPコア 出�Z：Xilinx
周辺�v路として、インタフェースではPCIeのGen4×16や、AXI-DMAなどを搭載している。メモリとしてはDDR4-3200やLPDDR4-4266などのDRAMや、DRAMアレイチップを3次元ICとして接��されたHBM（High Bandwidth Memory）を搭載できる。さらに100Gbpsのマルチレートのイーサネットや暗�ｲ愁┘鵐献鵑眦觝椶任�る。もちろん、32Gbpsないし58Gbpsの高�]インタフェースPAM4も���Tする。最高�]の112Gbpsも���Tするがこれは7nmプロセスで実現する予定となっている。
さらに、今後の5Gワイヤレス通信向けのモデムや次世代GPS向けのRF-ADC/DAC、デジタルアップコンバータとダウンコンバータも内�鼎靴�RFシグナルチェーンIPも���△垢襦�そして、�Q�v路ブロックをつなぐ配線はバス�擬阿任呂覆�、スイッチで切り��えるようなNoC（Network on Chip）�擬阿鯑Dる。このNoCのIPは独�Oに開発したもの。単なるリピータを含むのではなく、ヘテロなエンジン����のアービトレーション（データ��合を�D理する仕組み）が可�Δ聞暑]になっている。
最小�∨�7nmプロセスで���]するこのACAPは、最高級の�v路を集積しており、顧客の要求に応じて�v路を切り分け、さらに再�W��できるフォーマットを�Dる。
