図1　Cypressメモリ�����靆臙甘�コーポレートEVPのSam Geha��(hu━)

「商���@『Semper NORフラッシュメモリ』は、�Z載向けのNORフラッシュを�t開していく�屬任涙kつのプラットフォームである」と同社メモリ�����靆臙甘�コーポレートEVPのSam Geha��(hu━)(図1)は述べる。この商��のメモリ容量としては512Mビットと1Gビット��からまず�x場へ出していく。

クルマ仕様でのNORフラッシュの最�j(lu┛)のメリットは、不ｧ発性であることからコードやデータの保�Tと同時に�t時の立ち�屬�りができることである。さらにクルマ仕様ということでISO26262機���W��仕様のASIL-B及びASIL-Dに��拠していることは言うまでもない。故障モードの��(l━)在的原因の早期����機�Δ發△襦�セキュリティには立ち�屬�りのSafeBoot機�Δ�?y┐n)△─�CRC（巡�v�N長検�h：Cyclic Redundancy Check）によって改ざんされていないかどうかを確認する機�Δ發△襦�セキュアな�隹阿鮴澆韻織札�ター保護、フェイル・セーフ機�Δ魴eつセーフリセット�v路など機���W���v路を充実させた(図2)。����レベルはppbであり、ゼロディフェクトだ、とGeha��(hu━)は語る。

図2　充実させた����機�Α―儘Z：Cypress Semiconductor

フラッシュメモリ���~のウエアレベリング（同じセルを何度も書き換えていると��命が来て使えなくなることを�cけるために、書き換えるセルをできるだけ均等にする機�Α砲盞eち、さらにメモリセルアレイをコンフィギュアラブルに分割できるEnduraFlex機�Δ發△襦�これはメモリアレイを複数のパーティションに分割し、パーティションごとに高耐久性や長期保�Tに最適化する。

基本アーキテクチャは図3に��(j┤)すように、NORフラッシュメモリセルアレイに加え、armのCortex-M0マイコンで機���W��やセキュリティ機�Δ��U(ku┛)御する。インタフェースはシリアルインタフェースを4個並�`にしたクアッドSPIと8個並�`のオクタルSPI、HyperBusインタフェースも�eつ。外�霖嫉劼鰒�(f┫)らすため、��にクルマでは配線本数の削��(f┫)は��須だ。このためシリアルインタフェースで配線本数(ピン数)を��(f┫)らしている。

図3　基本�v路をプラットフォーム化　ユーザーの要求によって使わない�v路も出てくる　出�Z：Cypress Semiconductor

このNORフラッシュがプラットフォームだというのは、この�v路ブロックをモジュール��(sh┫)式にしているからだ。ユーザーの仕様に応じて使わない�v路も搭載しておくことでコストダウンを図っている。例えば、クアッドSPIだけで�科�とユーザーにはオクタルSPIは使わずにそのままにしておく。チップ�C積は無�Gになるように見えるが、�v路設��の�}間や時間を考えるとこの��(sh┫)がコストは下がる。TATの�](m└i)縮にもなる。高�]性が欲しいユーザーにはHyperBus仕様で読み出せばクワッドSPIが102MB/sのところ、400MB/sに高�]化できる。

45nmプロセスで、セル�霾�は�斃�2ビット/セル構成であるMirrorBit�\術を使っている。メモリ容量は、512Mビットから1Gビットのチップを設��しており、2Gビット、4Gビットにはスタック構成で���Tする。

512Mビット��を主要顧客向けにサンプル出荷しており、��格��拠��のサンプル出荷は2018�Q��4四半期を予定している。24ボールBGAと16��SOIC、8端子のWSONパッケージでの量�凮始は2019�Q��1四半期を予定している。