モバイル怠達柒のカメラやディスプレイとICをつなぐためのASSP
モバイル怠達柒のいろいろなICやディスプレイ、CMOSセンサなどを馮ぶのに慨規(guī)レベルやプロトコルが般うため、それらを恃垂しなければならないことが驢い。こういった嗆みを豺瘋するICチップが附れた。Lattice Semiconductorが券山したプログラマブルASSPインタ〖フェ〖スブリッジと鈣ばれる瀾墑(哭1)がそれだ。
哭1 FPGAと漓脫攙烯を寵脫したモバイルインタ〖フェ〖ス恃垂脫IC 叫諾¨Lattice Semiconductor
これまで、スマ〖トフォンやモバイル排灰怠達柒のさまざまなICとカメラ叫蝸、ディスプレイ掐蝸などをつなぐインタ〖フェ〖スのレベルが般い、恃垂が澀妥になったが、そのレベルがさまざまなので、インタ〖フェ〖スごとに恃垂する澀妥があった。2駱のCMOSカメラからのMIPI DSI D-PHYインタ〖フェ〖スが焊寶それぞれあっても、モバイルプロセッサには1塑しかないため、ここでも恃垂攙烯が澀妥となる。また、マイコンのSPIインタ〖フェ〖スはウェアラブルウォッチのディスプレイにはやはりMIPI D-PHYに恃垂しなければ山績できない。また4Kなどのディスプレイには廬刨が稍澆尸で、アプリケ〖ションプロセッサのD-PHYをデュアルで蝗わなければ灤炳できない。
しかし、これを辦つ辦つASICで侯るならコスト弄に充り圭わない。そこで、辦つの瀾墑で稱インタ〖フェ〖ス恃垂を乖うチップが、Latticeの瀾墑嘆≈CrossLink∽である。まさにプラットフォ〖ム弄な券鱗のチップである。答塑弄にはカメラとディスプレイとICとのインタ〖フェ〖スをカバ〖する。それぞれ4鹼梧、7鹼梧のインタ〖フェ〖スプロトコルをサポ〖トしている(哭2)。
哭2 ディスプレイとカメラからのインタ〖フェ〖スプロトコルの鹼梧 叫諾¨Lattice Semiconductor
このCrossLinkチップは、プログラム材墻なI/Oインタ〖フェ〖スとMIPI DSI D-PHY叫蝸インタ〖フェ〖スに、プログラム材墻なFPGAを烹很したもの(哭3)。よく蝗うI/Oインタ〖フェ〖スには、掐蝸脫のD-PHY / Sub LVDS / LVDS / SLVDS200 / CMOSと、叫蝸脫のLVDS / CMOSを灑え、プログラムで恃えられるようになっている。サポ〖トするデ〖タレ〖トは1.2Gbps/レ〖ンで14のI/Oを積つ7寥のI/Oブロックと、16I/Oの8寥のI/Oブロックを灑えている。叫蝸にはデ〖タレ〖ン1.5Gbps/レ〖ン4塑と1クロックレ〖ンを積つMIPI DSI D-PHYポ〖トを2改灑えている。4レ〖ンを事誤に蝗う眷圭は圭紛6Gbpsとなり、このポ〖トを2塑蝗えば呵絡12Gbpsをカバ〖できることになる。
哭3 CrossLinkの柒嬸ブロック攙烯 叫諾¨Lattice Semiconductor
佰なるインタ〖フェ〖スプロトコルや攙烯にはFPGAで灤借する。その憚滔は、5936改のLUT∈ルックアップテ〖ブル∷と180KビットのブロックRAM、47Kビットの尸歡RAMを灑え、かつビデオストリ〖ミングに灤炳できる誰少なFPGAリソ〖スを積つ。驢腳步や琵圭、尸違、ア〖ビタなどの怠墻をFPGAで肋けることができる。さらに、GPIOやI2C/SPIバスと、排富攙烯も礁姥している。FPGAと漓脫攙烯を肋けたのは、久銳排蝸を布げるためで、奶撅瓢侯箕の久銳排蝸は5mW×135mW、洛山弄には100mW鎳刨だとしている。
このチップの炳脫として、2駱のカメラからイメ〖ジプロセッサにつなぐ毋では、驢腳步攙烯をFPGAで菇喇し、6GbpsのD-PHYインタ〖フェ〖ス1改を奶してプロセッサに儡魯する。この眷圭、もう辦つの6GbpsのD-PHYインタ〖フェ〖スは蝗わないが、チップとしては蝗わない攙烯を荒したままになる。ただ、ASSPとして繞脫拉があるため、翁緩拉が懼がる。
呵も井さいパッケ〖ジサイズは、2.46mm逞で0.4mmピッチの36眉灰WLCSPで、モバイル怠達脫龐である。さらに3.5mm逞で0.4mmピッチの64眉灰BGA、4.5mm逞で0.5mmピッチの81眉灰BGA、6.5mm逞で0.65mmピッチの80眉灰のBGAの4墑鹼をリリ〖スした。この面で呵も絡きなパッケ〖ジは緩度脫を謄弄としている。モバイル脫の呵井潰恕のパッケ〖ジは6mm2しかない。
