モバイル機�_内のカメラやディスプレイとICをつなぐためのASSP
モバイル機�_内のいろいろなICやディスプレイ、CMOSセンサなどを�Tぶのに信�･譽戰襪筌廛蹈肇灰襪�違うため、それらを変換しなければならないことが�Hい。こういった�椶澆魏鬲�するICチップが現れた。Lattice Semiconductorが発表したプログラマブルASSPインターフェースブリッジと�}ばれる����(図1)がそれだ。
図1 FPGAと専���v路を����したモバイルインターフェース変換��IC 出�Z：Lattice Semiconductor
これまで、スマートフォンやモバイル電子機�_内のさまざまなICとカメラ出��、ディスプレイ入��などをつなぐインターフェースのレベルが違い、変換が��要になったが、そのレベルがさまざまなので、インターフェースごとに変換する��要があった。2��のCMOSカメラからのMIPI DSI D-PHYインターフェースが左��それぞれあっても、モバイルプロセッサには1本しかないため、ここでも変換�v路が��要となる。また、マイコンのSPIインターフェースはウェアラブルウォッチのディスプレイにはやはりMIPI D-PHYに変換しなければ表��できない。また4Kなどのディスプレイには�]度が不�科�で、アプリケーションプロセッサのD-PHYをデュアルで使わなければ�官�できない。
しかし、これを�kつ�kつASICで作るならコスト的に割り合わない。そこで、�kつの����で�Qインターフェース変換を行うチップが、Latticeの�����@「CrossLink」である。まさにプラットフォーム的な発�[のチップである。基本的にはカメラとディスプレイとICとのインターフェースをカバーする。それぞれ4�|類、7�|類のインターフェースプロトコルをサポートしている(図2)。
図2 ディスプレイとカメラからのインターフェースプロトコルの�|類 出�Z：Lattice Semiconductor
このCrossLinkチップは、プログラム可�Δ�I/OインターフェースとMIPI DSI D-PHY出��インターフェースに、プログラム可�Δ�FPGAを搭載したもの(図3)。よく使うI/Oインターフェースには、入����のD-PHY / Sub LVDS / LVDS / SLVDS200 / CMOSと、出����のLVDS / CMOSを�△�、プログラムで変えられるようになっている。サポートするデータレートは1.2Gbps/レーンで14のI/Oを�eつ7組のI/Oブロックと、16I/Oの8組のI/Oブロックを�△┐討い�。出��にはデータレーン1.5Gbps/レーン4本と1クロックレーンを�eつMIPI DSI D-PHYポートを2個�△┐討い襦�4レーンを並�`に使う場合は合��6Gbpsとなり、このポートを2本使えば最�j12Gbpsをカバーできることになる。
図3 CrossLinkの内�陬屮蹈奪��v路 出�Z：Lattice Semiconductor
異なるインターフェースプロトコルや�v路にはFPGAで�棺茲垢襦�その��模は、5936個のLUT（ルックアップテーブル）と180KビットのブロックRAM、47Kビットの分�gRAMを�△─△�つビデオストリーミングに�官�できる�l富なFPGAリソースを�eつ。�H�_化や統合、分�`、アービタなどの機�Δ�FPGAで設けることができる。さらに、GPIOやI2C/SPIバスと、電源�v路も集積している。FPGAと専���v路を設けたのは、消�J電��を下げるためで、通常動作時の消�J電��は5mW〜135mW、代表的には100mW��度だとしている。
このチップの応��として、2��のカメラからイメージプロセッサにつなぐ例では、�H�_化�v路をFPGAで構成し、6GbpsのD-PHYインターフェース1個を通してプロセッサに接��する。この場合、もう�kつの6GbpsのD-PHYインターフェースは使わないが、チップとしては使わない�v路を残したままになる。ただ、ASSPとして�@��性があるため、量�掚が�屬�る。
最も小さいパッケージサイズは、2.46mm角で0.4mmピッチの36端子WLCSPで、モバイル機�_����である。さらに3.5mm角で0.4mmピッチの64端子BGA、4.5mm角で0.5mmピッチの81端子BGA、6.5mm角で0.65mmピッチの80端子のBGAの4���|をリリースした。この中で最も�jきなパッケージは�噞��を�`的としている。モバイル��の最小�∨，離僖奪院璽犬�6mm2しかない。
