図1　Xilinxの新FPGA、Ultrascale+アーキテクチャの����　出�Z：Xilinx

Xilinxは、TSMCが���]するFinFETという3次元プロセスを�~使するトランジスタを使い、2.5Dのインターポーザによるチップ実�△鮑里蟾�むことで、今�vの�\術を3D-on-3Dと�}んでいる。FinFETはゲート直下の空��層を3��(sh┫)向から閉じこめる�\術であるため、消�J電��が低いことが��長となっている。ドライブ�ξ�を�屬欧襪砲蓮▲侫�ンの数を�\やせばよい。フィンの数はW（チャンネル幅）に相当するため、フィンを�\やすことでWを�j(lu┛)きくする。

16nm FinFETプロセスで���]されるU(xi┌n)ltrascale+ファミリは、3D IC(��確にはインターポーザ�屬琶�数のチップを並べて接��する2.5D)を�W(w┌ng)��するVirtexシリーズと、��(r┫n)�款離泪襯船灰△鯏觝椶垢�Zynqシリーズ、さらに広いメモリ帯域幅を�eつKintexの3シリーズがある。この内、今�vはVirtexとZynqを発表した。

16nm FinFETプロセスの性�Δ�?q┗)�かすため、最�j(lu┛)432Mビットのメモリを集積すると同時に、SmartConnectと�}ぶ配線�\術を採��した(図2)。��来、トランジスタの�∨，鯣�細化できても配線は微細化できなかった。エレクトロマイグレーション、ストレスマイグレーションなど信頼性の問��があるからだ。このため、トランジスタの性�Δ��屬�ってもLSIとしての性�Δ��屬�らないと言われていた。

図2　レイアウトや配線によって最適化するSmartConnect�\術　出�Z：Xilinx

Xilinxが採��した�\術は、細くできない配線����による影�xを除去するため、配線を長くせず切り��える��(sh┫)式のクロスバースイッチやバス��合を�cけるためのアービタ、ストリームラインドパケット化など、レイアウトデザインによって配線を使い分けている。�v路のスループットとレイテンシの仕様によって、どのスイッチを使うのが最適なのかを��める。インターポーザを介して2.5D実�△垢訃豺腓蓮▲ぅ鵐拭璽檗璽兇砲皀好ぅ奪��v路を設ける。このSmartConnectによって、同じ性�Δ覆蘊嫡J電��は20%削��(f┫)されたとしている。

同社が採��したもう�kつの�\術はメモリの容量を�\やしたことだ。FPGAダイ�屬任���来、並�`接��された浅いFIFO（First-in First-out）メモリやシフトレジスタなど数Kビットメモリを使っていた。数��Mビット容量のメモリは外�陬瓮皀蠅箸靴討い拭�これでは高�]動作は期待できない。今�vは数��Mビットの�j(lu┛)きなメモリ（UltraRAM）をFPGAチップに集積することでメモリのヒット率が�j(lu┛)きく�屬�り、レイテンシが�](m└i)くなった。

さらにARMのマイクロプロセッサコアを集積したSoCシステムでは、高�]のアプリケーションプロセッシングに64ビットのCortex-A53クワッドコアと、リアルタイム動作��に32ビットのCortex-R5デュアルコアを集積した(図3)ほか、グラフィックコアとしてARMのMali-400MPや、セーフティ&セキュリティ�v路、メモリ、パワーマネジメント�v路などを集積した。もちろんFPGA�v路も集積、その中に�v路ブロックとして、H.265ビデオコーデックと、高�]インタフェース�v路、トランシーバ�v路、UltraRAMを集積した。

図3　ヘテロのマルチコアを集積したSoC、Zynq　カスタマイズ�霾�のみFPGAを使う　出�Z：Xilinx

Xilinxは��来の28nmの7シリーズと、今�vの16nm FinFET�\術のSoCとを比較した。このUltraRAMとSmartConnectの両��(sh┫)を��いた場合、PCIeモジュールでの画�欺萢�では同じ消�J電��で性�Δ蓮Å�来の525Operations /秒が1880Operations /秒と3.6倍に�屬�った。�k��(sh┫)で、Ultrascale+アーキテクチャを集積したMPSoCのベンチマークでは、1080pのフルHD画�気�4K2Kに変換するビデオ会議の応��では、1ワット当たり5倍の性�Α⊇o共�W��?zh┳n)�送のソフトウエア無線の応��で�?ワット当たり4.8倍の性�Δ鬚修譴召贅u(p┴ng)ているという。このUltrascale+アーキテクチャでは2015�Qに合��50本以�屬離妊競ぅ鵑�テープアウトされる予定だとしている。