Tabula社、FPGA�\術で通信��ASSPを?y┐n)���化、プログラムも可�Δ?/h2>
ロジック�v路を時分割に�~動して小さなチップで�j(lu┛)��模FPGA相当のロジックを実現する�盜颪離戰鵐船磧�Tabula社がIntelの22nm FINFETプロセスを使い100Gbpsクラスの����を3���|開発した。100Gbpsのイーサネットブリッジファミリと4チャンネルの100GigEスイッチ、40Gbpsのレギュラーエクスプレッション（����表現）アクセラレータの��つ。
TabulaのFPGAは、Spacetimeと�}ぶ時分割でロジックを書き換えていく��(sh┫)式のアーキテクチャ。XilinxやAlteraのFPGAだとチップが�j(lu┛)きくなってしまうのに�瓦靴董⊂�さなチップサイズで同等のロジックサイズを実現するために時分割で、ロジックを書き換えていく。時刻Taまでレイヤー1のロジック、TaからTbまではレイヤー2のロジック、という�差腓縫蹈献奪�を時分割で次々と構成・ストア・消去・再構成を繰り返していく。レイヤーを切り��えていく時間は数psと�]く、ルータを使い�U(ku┛)御する。
図1 Tabula社CMO兼シニアバイスプレジデントのAlain Bismuth��(hu━)
この独��なロジックアーキテクチャを開発したTabulaは、このほどFPGA����というよりもASSPと�}ぶべき高�]の通信パケット処理のソリューションにフォーカスしていく。��つの����群は、このままでも使えるASSPであるが。ユーザーロジックもあり、�w定した通信��ASSPは「ロジックの20%��度しか使っていないため、FPGAでカスタマイズももちろんできる」と同社CMOでシニアバイスプレジデントのAlain Bismuth��(hu━)(図1)はいう。
図2 スイッチ開発ボード
これらの����を紹介する。まず、100Gbpsのイーサネットブリッジは、12チャンネル×10Gビット/秒の信��(gu┤)を100Gbpsのシリアル信��(gu┤)に変換し、その逆も行う。このABAX2P1チップを使い、スイッチ開発ボード(図2)を提供する。このチップは、100Gbpsの次世代ルータやデータセンター向けのスイッチ��を狙っている。100Gbpsと極めて高�]にビデオなどの信��(gu┤)を送�p信する����では、光伝送が��須になる。このため、Intelが開発したシリコンフォトニクス�\術による光ファイバ送�p信モジュール（図3）を�W(w┌ng)��する。光ファイバは長さ300mまでサポートする。
図3 Intelが開発した送�p信光ファイバモジュール シリコンフォトニクス�\術を�W(w┌ng)��
二つ�`の����は、100Gbpsの信��(gu┤)を4チャンネル分スイッチするシングルチップの����。これもABAXP1ソリューションをプログラムしてASSP的なスイッチ����に仕�屬欧燭發痢�これはフレーム単位で通信の�T味を�eつレイヤー2からLAN同士のスイッチ�U(ku┛)御を行うレイヤー3、さらにTCP/UDPヘッダのポート番��(gu┤)を元にパケットの流れを�U(ku┛)御するレイヤー4のスイッチに至る�k連のスイッチをサポートする。�Q100Gbpsを送�p信するポートを4個�eち、ポート間のレイテンシは500nsと�]い。
��つ�`の����40GbpsのRegEx（����表現）アクセラレータは、ネットワークセキュリティの心臓�陲箸いμ魍笋魏未燭后�これはパケット長をチェックして基��パターンとマッチングさせる��(sh┫)法を使って、クロスパケットをチェックする。1Mの基��ルールを�eつ。スループットは40Gbps。この����はパケットやデータのスイッチングを行う最初の二つの����と組み合わせて、パケットのセキュリティをチェックするもの。
����は��つともデータセンターや�j(lu┛)きなサーバを?y┐n)△┐織如璽晋魎后▲僖吋奪板命�のスイッチやルータなどに使��するハイエンドな商��である。�j(lu┛)��模FPGA相当の小�C積FPGAの�x場として、通信インフラや�噞����を狙っていく。
