図1　新しいHyperBusは12ピンだが333MB/sと高�]　出�Z：Spansion

フラッシュメモリにはメモリセルが直�`接��されたNANDと並�`接��のNORのタイプが�x場に出ているが、それぞれ�k長�k�]がある。NANDフラッシュは�j容量のストレージ��の不ｧ発性メモリでは圧倒的に�咾ぁ�ビデオや音�m、高�@細画�気覆匹鯤毋Tするという����に向く。しかし、データアクセス�]度は��いため、ページ読み出し、ブロック読み出しといった使い�気鬚垢襦�

�k�機�NORフラッシュはメモリ容量ではNANDにかなわないものの、原理的に並�`動作のため読み出しスピードは�]い。しかし、並�`に読み出せるということはピン数が�Hいという弱点にもつながる。Spansionが推進するNORフラッシュは、セルは並�`ながらチップの外からは直�`に読み出せるようにしてピン数を��らす����を�t開してきた。Spansionが狙う�x場は、高�]の不ｧ発性メモリ分野である。それも出来るだけピン数を��らしながら（低コストを�T味）、高�]化へと向かってきた(図1)。SPI（Serial Peripheral Interface）バスだとわずか4ピンですむが、10MB/sと��い。このため、読み出し�気鮃�夫したQuad DDR�擬阿�SPIにして80MB/sへと�]めてきている。

今�v、Spansionが提案する高�]インタフェースHyperBusを採り入れた����HyperFlashは、12ピンながら最�j333MB/sと極めて高�]だ。これまで高�]のDDR Quad SPIバス仕様の����では6ピンが、HyperBusでは12ピンとピン数はやや�\えるものの、読み出し�]度は4倍も�]い。

HyperFlash����のピン配��(12ピン)は、チップセレクト（CS）、差動クロック（CLKと、CLKの�屬縫弌次法▲曠好肇廛蹈札奪気�らデータを��確に捕捉するためのRDS（Read Data Strobe）、そして8ビットのI/Oバスからなる(図2)。スループットを�屬欧襪燭畉能j166MHzのクロックの立ち�屬�りと�T下エッジの2カ所で読み出すため、333MB/sとなる。

図2　高�]8ビットバスと�U御��ピンで12端子のフラッシュNOR　CLK�屬離弌爾�CLK#と表現している　出�Z：Spansion

Spansionが今�vリリースする����は、128Mビット、256Mビット、512Mビットの3����。��て8mm×6mmの24ピンBGAパッケージに実�△靴討い襦�これは��来のSPI NORフラッシュメモリとパッケージに互換性があり、シングルのQuad SPI NORとダブルのQuad SPI NORフラッシュを�kつのパッケージで共��できる（図3）。いわばユニバーサルなフットプリントを�eつ拡張性の高いパッケージである。プロセスは65nmで、1セルに2ビットを元々�eつMirrorBit�\術を使う。テキサス�Δ離�ースチン工場で�攵�する。

図3　共通のBGAパッケージで容易にアップグレード　出�Z：Spansion

Spansionは、この新しい高�]のNORフラッシュの主な����として、スイッチをオンしてからディスプレイが反応する時間が1秒以内の「インスタントオン」、およびリアルタイム性が求められるインタラクティブなGUI（グラフィカルユーザインタフェース）などを�[定している。��にクルマ��のダッシュボードを機械式のメータから�]晶ディスプレイに変えようとすると、クルマのドライバーから見た応答が��ければ�Bにならない。NORフラッシュはこの応答�]度を�屬欧襪海箸�できる。同社が��した例(図4)では、最初の��動から画�C表��までの時間がわずか0.7秒ですむ。これに�瓦靴汝�来のQuad SPIバスで最高�]度の50MB/sでも4.2秒かかってしまう。ましてやNANDフラッシュはさらに��いため、この����には使えない。

図4　高�]の��動が可�Α―儘Z：Spansion

Spansionは、高解�掬戮硫��気魍判jして読み出す場合においても、�z��な画�気��uられるというデモも行っている。これは、高�]のHyperBusを��いることによって、圧縮率を最小限にとどめることができるという��長によるもの。��来の低�]メモリバスの場合は、圧縮率を�屬欧兇襪鰓uないため、拡�jすると不�z��な画�気砲覆辰討靴泙辰討い拭�