TSMCが���Tできたのは、28HP（high performance）と28HPL（high performance low power）、28LP（low power）、28HPM（high performance mobile computing）4つのプロセスである。そのうち�iの3つは量�凮始しており、28HPMのみ今�Q��までに量��を開始する。

ザイリンクスのVirtex-7 2000Tは、TSMCの28HPLプロセスを�W��している。このチップは、シリコンインタポーザとFPGAチップ4個をTSV（through silicon via）で�_ね合わせて接��、合��68億トランジスタに及ぶICである。FPGAチップにTSVで楉鵡Α△気蕕縫泪ぅ�ロバンプを設け、配線�陲箸覆襯轡螢灰鵑離ぅ鵐織檗璽兇�C4バンプを設け、それぞれを接��している。これまでと比べ16〜20倍もの配線密度になる。FPGAチップ同士は直接接��せず、共通のインタポーザの�屬�FPGAを4�`並べる。インタポーザの配線総数は4層。ロジックエレメント数にして200万エレメント、ASICゲートに換�Qして2000万ゲートになる。消�J電��は組み合わせ�v路にもよるが20W��度。

ザイリンクスによると、これまで最�j��模のモノリシックFPGAは39億トランジスタで98万ロジックエレメントだという。ロジック�W��率を考慮して機�ε�には��来最�jのFPGAとして70万ロジックエレメントのFPGAを4個使い、配線で接��する場合と同じ機�Δ魴eつとして、消�J電��を見積もると、�QFPGAが20W、それらを�Tぶ配線を�~動するための電��が8Wとして、20W×4個＋8W×4個＝112Wとなり、消�J電��は新����の5.6倍にも達する。

今�vザイリンクスは、巨�jなロジックLSIを4分割し、それらを1個の�jきなシリコンインタポーザにフェースダウンで搭載する（図1）。インタポーザは単なる配線層だけであるが、�QFPGAのシリコンダイを4層配線で接��している。インタポーザの裏�C�笋棒澆韻討い襯泪ぅ�ロバンプをプリント基��のバンプに接��した後、キャップを被せて完成する。

ここまで巨�jなFPGAになると、Tbpsのデータレートとして通信バックボーンでトラフィックのボトルネック解消への�~��デバイスとなる。

図1　4つのFPGAダイをシリコンインターポーザ�屬暴言僉�配線後、実�△垢�

アルテラは組み込み狙いで28LPプロセス�W��
�k�機▲▲襯謄蕕離船奪廚蓮∩箸濆�み����をターゲットとし、プロセッサにARM Cortex-A9デュアルコアを集積したCyclone VとArria Vファミリを発表している。性�Δ旅發ぅ廛蹈札奪汽灰△鯏觝椶靴��霾�と、ハードウエアをプログラムで組み立てる�霾�の両�気鮟言僂垢襪海箸�可�Δ砲覆蝓�低コストで顧客仕様のカスタマイズを�~単にできるようになる。これによってシステムコストを下げようという狙いがある。

このARMコア搭載のFPGAのデュアルコア�霾�では、単�@度と倍�@度の浮動小数点プロセッサや、ECCでメモリの読み出しエラーを����するL2キャッシュ、Neonメディアプロセッサ、ECC��きのマルチポートメモリコントローラ、QPSI/NANDフラッシュ/NORフラッシュのコントローラ、その他USB2.0やCAN、Ethernetなどの周辺インタフェースなども集積されている。さらに最�j10Gbpsの高�]トランシーバ、単�@度・倍�@度・3倍�@度のDSPなども集積している。トランシーバはSERDES代わりにもなる。これにより、システムの�j半を組み込み�Uで構成することができ、差別化したい�v路だけFPGAでロジックを組むようにできる。

アルテラは開発環境も同時に�D�△掘�ARMベースのソフトウエア開発ツールやFPGA向けのハードウエア開発ツールQsysシステム統合ツール、シミュレーションも���Tしている。RTLの検証が終了した時点で、デバイス���~のソフトウエアを開発することができ、ハード・ソフトの同時開発が可�Δ砲覆襦�これによって、開発期間を�]縮できる。

このARMプロセッサ内�伝塙��UFPGAは、例えばカメラからの映�疑��､鮟萢�する�v路ではARMベースのビデオ信�ｽ萢�を行い、映�疑��､�らクルマや人の動きなどを検出・解析するような���Q処理をFPGAが�pけ�eつ、というようなサーベイランスへの応��などに向いている。