図1　複数のベアチップ、パッケージサブストレート、PCBは別々の設��だった　それぞれの間は常にやり�Dりが��要　出�Z：Mentor Graphics

SiP（Silicon in Package）やMCP（Multi-Chip Package）のような1パッケージに複数のチップを収容したICモジュールは、これからも�\えてきそうだ。これまではベアチップの端子設��、マルチチップのパッケージ設��、PCB（printed circuit board）設��、それぞれ別々に設��していた。それぞれの工��で図の�∨，�異なったり、3次元的な投影図が違ったり、�@づけの�{慣が違ったりなど、していた。おまけに最初の工��で設��変��があれば、最後のPCB設��は�kからやり直さなくてはならなった。

これまでの設��フローでは、ベアチップとパッケージサブストレート、PCB設��それぞれでやり�Dりがあったものの、限られていたという。かつては開発期間が長く、Time to market（T2M）が��かったために、それでも済んだ。しかし、今は�]いT2Mが要求されるようになり、それぞれの間のやり�Dりを密にしなければ、�]いT2Mに�棺茲任�なくなってきた(図1)。

今�vMentorが発表したXpedition(図2)は、�Q端子配線設��の協調設��のプラットフォームである。ベアダイの端子データ、パッケージサブストレートの端子配��データ、PCB配線データを�kつの画�Cで見ることができる。SiPやMCP、PCBだけではなく、MCM（マルチチップモジュール）やRF�v路、ハイブリッドIC、BGAなどいろいろな設��の配線機�Δ��△┐討い襦�このためグラフィカルな�v路図に加え、表ベースの仕様、���C図、HDLベースでさえも、同�k画�Cで見ることができる。低電圧に敏感なSoCは、チップ内�陲念曚覆訶展仕徹気��Hく、接��情報の管理が��に�_要になる。

図2　Xpeditionは端子情報を共�~できる　出�Z：Mentor Graphics

配線接��情報は言うまでもなく、シグナルインテグリティやパワーインテグリティなどの電気的モデリングやDRC（デザインルールチェック）、レイアウト設��、�X解析などのシミュレーション機�Δ盍泙泙譴討い襪燭瓠▲轡好謄爛譽戰襪任寮��Δ箴嫡J電��の最適なトレードオフを見つけることができる。

Xpeditionでは、仮�[ダイモデルを使い、IPブロックやトップレイヤーのメタル配線、電源配線、I/Oパッドなどより詳細なダイのモデルを使っている。��来はパッドの座�Yとチップサイズのみだったが、チップとパッケージとのやりとりまで考慮できなかった。今�vはダイのバンプや、配線レイヤーやビア、IPマクロブロックの配��なども採り入れた仮�[ダイモデルとなっている。

図3　信��(gu┤)ピンの割り当てにルールがある　出�Z：Mentor Graphics

また、ICベアチップとパッケージ、ボードの最適化には、I/O信��(gu┤)ピンの割り当てルールが��要となる(図3)。クリティカルな信��(gu┤)を接地ピンのそばに��くとか、ある�|のインターフェース��のピンはまとめておくなどのルールである。こういったルールがあれば、協調設���vはピンを配��し、I/O信��(gu┤)をこれらのピンに割り当てるというプロセスをもっとスマートに最適化できる。

仮�[ダイモデルとさまざまなシミュレータ、などで接��情報と電気的、�X的��性を見積もることができるため、最適な配��配線の設��時間が�]縮できる。なお、Mentorはマルチチップの設��をどうやら、Intelと共同で�}�Xけているらしく、2015�Q3月4日に開��されたISQED (International Symposium on Quality Electronic Design)でダイとパッケージサブストレート、PCBの協調設��に関する�\術発表（参考�@料1）を行っている。

参考�@料
1. Brist, G. and Park, J., “A Novel Approach to IC, Package and Board Co-Optimization,” ISQED (International Symposium on Quality Electronic Design),March 4, 2015