2019�Q��1四半期のSiウェーハ出荷�C積が�i�Q同期比1%��(f┫)に
2019�Q��1四半期に出荷されたシリコンウェーハの�C積が、30億5100万平��(sh┫)インチ、と�i�Q同期比1%��(f┫)となった。しかし、�i期比でみると5.6%と�j(lu┛)きく��(f┫)少した。このままでは次の��2四半期も�i期比はマイナスになりそうだ。��に�j(lu┛)量�攵���のDRAMの��要落ち込みの影�xが�j(lu┛)きい。
図1 Siウェーハの出荷�C積の推� ―儘Z：SEMIの発表データを元にセミコンポータルが加工
Siウェーハの出荷�C積は、半導��チップの出荷数と考えてよい。新しいプロセスの立ち�屬欧覆匹�少ない限り、歩�里泙蠅禄j(lu┛)きく低下しないからだ。歩�里泙蠅�ほぼ�k定と考えれば、出荷数量＝ウェーハ�C積としてもかまわない。
2017/18の2�Q間は、�攵盋がほとんど�\えずに単価が�屬�る、というDRAMメモリバブルであり、2017�Qの3D-NANDではプロセス変��(g┛u)で歩�里泙蠅�なかなか�屬�らなかったために出荷数量は�\えなかったもののウェーハ�C積は�\加した。この2�Q間は�攵盋を�\やして単価を下げてくれというDRAMユーザーの願いを聞いてこなかったDRAMメーカーは、ここにきてユーザーからのしっぺ返しに会っている。2�_、3�_発�Rしていたために在�Uは��(f┫)らず価格はさらに下がる気配を見せている。
そうは言っても、DRAMユーザーでさえ、在�UがはけるようになるとやはりDRAMを求めるようになり、単価は下げ�Vまることになる。��要が再び高まると�攵盋は�\え、ウェーハ�C積(数量)も�\えることになろう。それが今�Qの後半と言われているが、さてNANDフラッシュの��(sh┫)が、�X況はより厳しいかもしれない。というのは高集積化の�}段として、3D化と�Hビット化を同時に達成できるようになったからだ。3D 化は64層から96層へと進み、�Hビット化は3ビット/セルから4ビット/セルへと進んでいる。�_要が�{いつかない�X��でビット供給が�埔蠅砲覆辰燭燭瓠▲ΕА璽��C積はそうやすやすとは�\えない可��性が高い。
参考�@料
1. シリコン�C積は��3四半期も�垉邵嚢發� (2018/11/08)
2. Siウェーハ出荷�C積は�垉邵嚢癲△任眸稜糀Yはまだ低い (2019/02/01)
