図1　日本で開��されたSFF 2022　出�Z：Samsung

SamsungがTSMCと同様、先端から成�^ノードや先端パッケージングまで��を入れるようになったのは、TSMCを�T識したからだ。半導��の微細化�\術は完��に�VまっていることもSamsungは��らかにした。TSMCと同様、線幅・線間隔のスケーリングから�C積スケーリングへと転換したDTCO（Design Technology Co-Optimization）路線で、5nmプロセス相当から3nmプロセス相当、そして1.4nmプロセス相当へと�C積スケーリングを進めている。線幅・線間隔のラインスケーリングは�Vまっているため、��来のラインスケーリングを��かした成�^ノードにも��を入れていく。

セミコンポータルがすでに、会�^限定のFree Webinar「TSMC研�|」（参考�@料2）で述べてきたように、先端半導��チップの最小線幅は14〜15nmで�Vまっている。ラインスケーリングから�C積スケーリングへと先端�\術がシフトしたように、トランジスタ�霾�はFinFETやGAA（ゲートオールアラウンド）FETのように3次元構�]のFETを�W��し、配線�霾�は2次元の配線から3次元の�H層配線を�W��して、チップ�C積を小さくする。そのためにはこれまで作成してきたスタンダードセルライブラリやIPのハードウエア�v路（マスク出��データ）を作り直さなければならない。そのためにDTCOではデザインハウスやデザインセンターが�Lかせない。

TSMCは、�盜颪糀�湾だけではなく、日本にもみなとみらいにデザインセンターを2�Q�iに開設し、今�Qは�j阪にも開設する。これに�瓦靴�SamsungはDSP（Design Service Partnership）と�}ぶデザインセンターとのパートナーシップを�Tんでいる。デザインセンターのパートナーは、ファウンドリ工場のある�f国や�盜颪世韻任呂覆�インドにも�eっているという。ただし、日本にデザインセンターを作るかどうかについてはオプションの�kつにはあるが、��めてはいない、と答えている。

TSMCを常にライバルとして�T識しているSamsungは、先月�盜颪燃���されたSFFにおいて発表したように1.4nmプロセス相当のロードマップを�Wいたことなどからもわかる。さらに、3nmプロセスノードからGAA構�]のFETを採��、その量��を���△靴燭海箸筺��Z載��半導��不�Bで��らかになったように成�^プロセスノードもサービス提供することも（図2）��てTSMCを�T識した戦�Sである。

図2　成�^プロセスも�}�Xけ、今後先端ノードへシフトする��画　出�Z：Samsung

ただし、いくら先端プロセスノード相当のロードマップを�Wいても、ファウンドリによるウェーハ価格が7nmあたりから���峺�している現�Xで、果たしてどれだけ顧客が価格�峺�を�pけ入れるかどうか、で先端ノードの進�tが��まる。スタンダードセルやハードIPの作り直しをプロセスノードごとに作り直さなければならない�C積スケーリングでは、コストアップは�cけられない所まで来ている。

先端パッケージを開発するモチベーションもやはりシステムの高集積化にある。ハードウエアとは今や半導��ICチップのことであるから、システムの高集積化は半導��の高集積化を�T味する。Samsungはチップサイズの限�cを��めるレチクルサイズを突破できる�\術として先端パッケージ�\術を見ている。

参考�@料
1. 「ファウンドリ2社が成長戦�Sを語る〜Samsung��」、セミコンポータル (2018/09/14)
2. 「【動画】TSMC研�|〜会�^限定Free Webinar（9/28）」、セミコンポータル (2022/10/04)