TSMCのテクノロジーロードマップ（1）
TSMCがテクノロジーロードマップを2月のISSCC（International Solid-State Circuits Conference）で発表、詳細な内容をSemiconductor Digest誌が掲載している。Pete Singer��集長の��可を�u(p┴ng)て、ここに掲載する。講演したのはTSMC会長のMark Liu��(hu━)である。記��はやや長いため、�i半と後半(参考�@料1)に分ける。
筆�v： Pete Singer、Semiconductor Digest��集長
半導��メーカーは、これまでのトランジスタレベルやチップレベルのメリットだけではなく、システムレベルでのメリットを���Rする�}法を採��する��要がある、とLiu��(hu━)は述べた。半導���\術は、トランジスタ�\術の改良やメモリの進�t、効率的な信��(gu┤)や電源の供給、新材料の開発やDTCO（設��とプロセスの協調最適化）、3次元構�]へと発�tし、ドメインスペシフィックな�\術に切り分け、チップレット�\術や先端パッケージング�\術と�Tびつくのにつれ、もっと�j(lu┛)きな価値をユーザーに提供できるようになる。
「基盤�\術としての半導���噞の役割は、かつてないほど�_要になっている。テクノロジーはこれまでの数�蚊Q間に渡り、�Mたちの社会や����に�_要な変化を及ぼしてきた。世�cの人口の半分以�屬�オンラインでつながり、36億人のSNSや26.3億人のストリーミングビデオを楽しめるようになっている。こういった����を変えたテクノロジー進�tの中心は��らかに半導���\術である。ほとんどのイノベーションは最先端ノードに導入されたが、これは先端ノード�\術が最も高�]で高いエネルギー効率を�擇濬个靴燭�らだ」とLiu��(hu━)は語る。
しかも、最先端のプロセスノードの�\術がこれまでになく�j(lu┛)きな広がりを見せている。かつてはCPUやFPGAなどが先端デバイスを構成し����が限られていたが、7nmノードが半導��の歴史の中で分岐点となり、7nmプロセスの応������は、マイクロプロセッサだけではなく5GやGPU、ネットワーキング、ゲーム、�O動�Zへと広がっている。Liuは、「TSMCの7nm�\術を使った����は150�|類を��え、2020�Q8月時点ですでに10億個のチップを出荷したことになる。まさにテクノロジーの�c主化といえる」と言う。
Liu��(hu━)は、テクノロジーが��和してきたという見��(sh┫)を否定し、確実に5nm、3nmへと微細化は進んでいると言い「3nmプロセス開発は順調で、スケジュール通りに進んでいる」（図1）と述べている。
図1 先端テクノロジーノードは7nmから5nm、3nmへと��く 出�Z：TSMC, Semiconductor Digest
この先は、�j(lu┛)学と密接に協��し、新トランジスタ構�]や新材料、新アーキテクチャ、3次元集積を開発し3nm以�Tのノードに��かすことをTSMCは狙っている。
最先端の7nmと5nmのプロセスでは、次のような�\術を採り入れた。
・ゲート絶縁膜の等価容量膜厚やトランジスタのフィン幅と形�X(ju└)
・�~動電流を�屬欧襪燭瓩旅��‘暗戰船礇鵐優�
・材料とプロセスの集積；�i~中工��では寄�斃椴漫�寄�暘B(ni┌o)�^を下げる、
・プロセス後工��（BEOL）では、バリヤ・配線の改��、低k誘電率材料、Cuリフロー、ビアなどで�B(ni┌o)�^や容量を下げる
・しきい電圧の不�D合を最小にするための厳しいプロセス�U(ku┛)御
・ゲートスタック構�]の改��；�Hしきい電圧（最�j(lu┛)7個）で�v路レベルの電��・性�Δ鮑播�化
さらにEUVリソグラフィは、ArFリソグラフィの解�掬戮離椒肇襯優奪�を解消した�_要なイノベーションである、とLiu��(hu━)は述べている。EUVはパターンの忠実度が高く、サイクル時間が�](m└i)い。プロセスの複雑さと�L(f┘ng)陥密度を��(f┫)らした。EUVによって、5nmノードではマスク数を10��以�嶷�(f┫)らしたという。��に配線の切��や、コンタクト、ビア、メタルのパターニングに�~効だったとしている。ArFリソのマルチパターニングに�瓦靴�EUVは1�vのパターニングで済んだためだ。EUV光源の進歩も�j(lu┛)きく（図2）、今や350Wに達しており、5nmの量��を実現し、3nm、2nmの開発にも�O(p┴ng)を開いたと述べている。
図2 EUV光源の進�t 出�Z：TSMC、Semiconductor Digest
トランジスタ構�]と新材料にも言及しており、��来のDennardのスケーリング�Г箸楼磴ぁ▲蹈献奪��\術がいろいろな材料とデバイスの革新、�v路設��の協調最適化を�W(w┌ng)��するようになった。図3には量��にある高�‘暗戰船礇鵐優襪���長とする5nm FinFETトランジスタを��(j┤)している。
図3 高�‘暗戰船礇鵐優襪魴eつFinFET 出�Z：TSMC、Semiconductor Digest
図4 FinFETを��えてナノシートトランジスタへ 出�Z：TSMC、Semiconductor Digest
この先のFin FETを��えるトランジスタ構�]では、ナノシートトランジスタが性�Δ氾杜�効率を改��するかもしれない。図4の左�笋�ナノシートトランジスタのTEM���C�^真である。シート間の密な間隔で寄�斃椴未鰒�(f┫)らしているという。このナノシートを使うことでドレイン電圧によって�擇犬襯丱螢篦祺次�drain induces barrier lowering）を防ぎ、サブスレッショルド電流の��きを改��する。この�T果、�iの世代のトランジスタよりも優れた�v路性�Δ鬚發燭蕕垢茲Δ砲覆襦�「トランジスタ性�Δ��屬�るということはSRAM動作のVDDを下げられることを�T味する」とLiu��(hu━)は語った。
参考�@料
1. TSMCのテクノロジーロードマップ（2） (2021/05/21)
