�j�}顧客から�R文を�]ち切られても、新����で成長を�PばすSilego社
�j�}の顧客から�R文を�]ち切られたらどうするか？Intel向けのチップを開発してきた小さなベンチャー、Silego社は、4�Q�iクロックタイミングチップの�R文停�Vを告げられた。にもかかわらず、しぶとくしかも成長に変えてきた。CEOのIlbok Lee��は、�O分の�@�iはIlb OKと読めばOKなのだから、新たな�\術を開発すればいい、と常に�i向きだ。
図1 Silego社CEOのIlbok Lee��
2001�Q創業のファブレスであるSilego（シレゴと読む）は、クロックタイミングICを設��、Intelに納めることで��成長してきたが、2007�QころからクロックICビジネスは頭�]ちになってきた。IntelはIvy Bridgeなどのプロセッサやその周辺を含めたチップセットの中にクロックICを集積してしまったのである。クロックICを内�鼎靴燭燭瓩�Silegoのチップは不要になった。
現実に2007�Qから2010�Qくらいまでは、Intelも��来����の�攵�を��けなければならないため、��業はキープできた(図2）。しかし成長はしない。そしてそのあとは�攵桵�Vに�{い込まれ、クロックICは極めて少なくなった。このため、新たなビジネスを立ち�屬欧覆韻譴个覆�った。
図2 プログラマブルアナログを��成長させたSilego社 出�Z：Silego Technology
そこで、�`を��けたのは、プログラマブルアナログICである。クロックタイミングICの����はデジタル�v路だが、その設���\術はアナログである。これまでの�\術�@��を�擇�そうとしたわけだ。同社は、新しい�\術をCMIC（Configurable Mixed Signal IC）と�}んだが、果たして�x場はあるか。
狙った�x場は、��来ならディスクリートで�v路を組まなければならなかったI/O周りやちょっとした周辺�v路の�p動����とディスクリートトランジスタ、�Y��ロジックなどの1チップ化である。こういった�v路はプリント基������から見れば小さいとはいえ、数cm角はある。この�v路を1〜2mm角の1チップに集積するのである��数cm角が1〜2mm角くらいに小さくなる。
この発�[は当たった。スマートフォンに売れた。スマホの最�jの問��はバッテリ��命を��ばすことである。アプリケーションプロセッサには機�Δ鮖\やしてため、消�J電��はどうしても�\えてしまう。スマホの設���vは少しでもバッテリを�jきくしたいが、場所がない。このためプリント基��を「コの�C」にするなど、わずかな�C積だけで済ませるように基��設��に�R��してきた。ここにSilegoのチップを使えば基���C積が数cm角分は��る。この分、バッテリを�jきくして��命を��ばせる。
案の定、図2にある通り、2010�Qまでは��来のクロックICビジネスが�M��していたが、2009�QからCMICビジネスを立ち�屬�、���]に�Pびていった。これに�瓦靴汝�来のクロックICは2010�Q以�T���]に小さくなった。2013�QはCMICが9割以�屬鰒�めるようになり、会社は��成長を�~げている。
では、このCMICとは何か。基本的には、2010�Q5月に紹介した通りだが（参考�@料1）、当時と異なる点は、開発ソフトを充実させ、CMICの位��づけを��確にしたこと。さらにはロードスイッチ新����も出したことだ。今�vは、��来からあるGPAK Designerソフトウエアツールに、DRC（デザインルールチェッカー）を加えた。同社のFPGAはOTP（One time programmable ROM）ベースであり、最終的にはプログラムする。�v路の接��条�Pやフリップフロップやコンパレータなど�Y��ロジックはソフトウエアライブラリに入っており、スケマティック入��できるが、今�vのDRCの導入によって、�Wいた設��図を分析、エラーにはフラッグを立て、警告を発する。このソフトの導入によって設��の�攵掚が�屬�り、GPAK ICを使って�~単な�v路を設��する場合、慣れると20分以内でエラーなく完成できるとしている。
図3 CMICの位��づけ 出�Z：Silego Technology
CMICの位��づけは、AlteraやXilinxのFPGAと違ってずっと�v路��模が小さいこと(図3)。ルックアップテーブル数なら20 LUT��度だという。これに�瓦靴董�SiBlue（Latticeに�A収された）はデジタルが中心で価格も高い。またアンプやコンパレータのようなアナログ機�Δ任�、同様にプログラム可�Δ�Cypress社のpSoCと違い、マイクロコントローラを使わない。コテコテのハードワイヤード�v路だが、アナログ�霾�を�~単に設��できるツールを�△┐討い訶世�ユニークと言えよう。
図4 厚さ0.27mmのロードスイッチ 出�Z：Silego Technology
このほど新����として、パワーFETをいくつか集積した負荷スイッチSLG59M1446Vもリリースした。これは、わずか1.0mm×1.6mmのパッケージに収容しながら連��1Aの電流を高�]にスイッチできるIC。さらに最�j6Aと2Aの電流を切り��えられるnチャンネルパワーMOSFET�W��の負荷スイッチSLG59M1470Vと、最�j2.5Aの電流を切り��えられ、しかも厚さが0.27mmと�p動����と同じ厚さのパッケージLo-Z ETDFNも発表した(図4)。最後のLo-Zパッケージは高さがWLCSPの半分になるため、ウエアラブルエレクトロニクスへの応��も��野に入れている。
参考�@料
1. 新しい�x場開��が可�Δ砲覆辰�FPGA業�c、チャンスと脅威が���T(2) (2010/05/19)
