図1　Nvidiaの最新GPU「H100」を搭載したボード　出�Z：Nvidia

先端パッケージ�\術は2.5Dあるいは3D-ICなどと�}ばれているが、その世�c�x場は2020�Qから2027�Qにかけて�Q平均成長率CAGRが10.2%で成長するという予�Rから、7.84%成長や8%成長などいろいろな�x場調�h会社から発表されている。�x場��模も2026�Qに382億ドルや475億ドル、2027�Qに642億ドル、2028�Qに550億ドルなど�x場調�h会社によってまちまちである。とはいえ、400〜500億ドルに成長するとみてよいだろう。

なぜか。TSMCは微細化の先頭を切って、7nm、5nmとやってきて最�Zでは4nmと微細化を進めているが、コスト的には極めて高くなっている。例えば、TSMCは7nm以下のウェーハを��投入ウェーハの1〜2割しか��めていないが、その売�幢Yは����の半分にも及ぶ。コストがかかるため���]サービス価格も�屬欧討い襦�このため、巨�j(lu┛)なチップよりは�v路ごとに小さなチップレットに分割して切り出し、マルチチップ実�△垢���(sh┫)が�Wい、と同社DirectorであるShin-Puu Jeng��(hu━)は言っている。このマルチチップパッケージが先端パッケージである。

ただしチップレットやメモリ、SerDesなどの周辺�v路のプロセスノードはまちまちで、しかも配線の電極パッドもバラバラなので、配線をし直さなければパッケージングできない。そこで再配線層（Redistribution Layer）となるインターポーザを導入して最終的にプリント基��に実�△靴笋垢�する、あるいは�Y��的なピン配��に合わせるのである。

シリコン�屬��v路を構成したダイは、インターポーザ�屬肪嫉劼鬟椒鵐妊�ングされ、インターポーザ内の再配線層を通り、プリント�v路基��（サブストレート）の電極パッドと接��される。�j(lu┛)きなシリコンダイだと歩�里泙蠅��Kいが、小さなシリコンに分割する��(sh┫)がもはやコストが�Wくなる、とTSMCのJeng��(hu━)は言う。加えて反りが��(f┫)少し、信頼性も高まるとしている。インターポーザ�O身の�j(lu┛)きさはレチクルサイズ（32mm×26mm）を基本単位とする。

このインターポーザの材料としてはシリコンウェーハを使う�}がこれまでは�~効だった。いわゆるシリコンインターポーザである。しかし、TSV（Through Silicon Via）が深くなりすぎると配線層が実��的に長くなる。配線が長くなるとデータ�]度が落ちるだけではなく、消�J電��も�峺�(j━ng)し、さらにノイズの影�xを�pけやすくなる。良いことは�kつもない。HBM3とSoCとの間の�{(di┐o)�`はJEDEC��格で5.5mm��度なので、HBMのシリコンが厚ければその�{(di┐o)�`がさらに�Pびることになる。インターポーザとして、シリコンよりも薄く作��できる�~機ポリマーを使えば、配線�{(di┐o)�`を�](m└i)縮できる。そこで、TSMCは�~機インターポーザを��いて配線層の�](m└i)縮を図った。�~機ポリマーを�h価した�T果、28GHzから56GHzへと周�S数を�屬欧襪亦�い��失は、これまでのシリコンインターポーザと同様�j(lu┛)きくなるが、現�X(ju└)の薄いシリコンインターポーザよりは小さい。

先端パッケージでは、SoCプロセッサに�j(lu┛)容量3次元メモリのHBM（High Bandwidth　Memory）が使われており、それもHBM3という最�j(lu┛)バンド幅が819GB/秒と極めて広い3次元メモリである。このため配線がデータ�]度を落とすことは��されない。

TSMCはインターポーザ�屬縫船奪廚鮟言僂垢襪海龍\術をCoWoS（Chip on Wafer on Substrate）�\術と�}んでいるが、SoCやチップレットとHBMを集積する����では�j(lu┛)量に使われそうだ。CoWoS�\術における�~機インターポーザは、シリコンとプリント�v路基��との�X(qi│n)膨張係数の違いによる応��を緩和するバッファの役割も�eつとしている。

実際、インターポーザの再配線層において信��(gu┤)層を電源層・接地層で挟むことにより、7.2Gbpsの信��(gu┤)のアイダイヤグラムでのノイズとジッターは極めて少なかった。さらに高�a(b┳)保管や高�a(b┳)動作、�a(b┳)度サイクルなどの試�xを行った�T果、不良��は発�擇靴覆�ったという。また�j(lu┛)きなダイサイズのフリップチップ実�△靴�SoCと比べても、シリコンとプリント基��との�X(qi│n)膨張係数の差を�~機インターポーザがバッファとして吸収したことで応��は少なかったとしている。また、シミュレーションだが、4チップのSoCと20チップのHBM3Eを、88.5mm×78.5mm（レチクル8��分）という巨�j(lu┛)な�~機インターポーザ�屬縫僖奪院璽犬靴疹豺腓任眸燭蠅郎能j(lu┛)59µmと少ないとしている。

今�vの発表は、2022�QIMSI（電子実��工学研�|所）オープンフォーラムにおける��別講演としてJeng��(hu━)が�Bされたもの。講演中にスライドをコピーして欲しくないと述べていたため、図を��(j┤)すことができなかったことは残念であるが、Jeng��(hu━)は講演の最後に、ガラスインターポーザの可��性について聞かれた��問を紹介しよう。同��(hu━)は「インピーダンスが低いという点ではガラスは優れているが、問��はクラックの発�擇任△蝓△修譴鯔匹阿燭瓩療蟀@が�j(lu┛)きい。その投�@をどう�v収するかが問��であり、新プロセスはできる限り使いたくない」と述べている。

参考�@料
1. 「Nvidia、最新GPU･CPU･ネットワークチップで世�c最��(d┛ng)のコンピュータを作る」、セミコンポータル (2022/03/25)