14nm以�Tには本��的な変化が何か��きるだろう。��に1965�Q以来ムーアの法�Г鮨篆覆靴討�たコストの図式が変わる。微細化だけで高集積ASICを実現しようとすると、これまでよりも高価格になるだろう。設��と集積化�\術だけではない。チップサイズが�\�j(lu┛)するにつれ、歩�里泙蠅歪祺爾掘�完��に動作するチップを���]するコストがずっと高くなってくる。�k��(sh┫)、マスク1層当たりのパターニングステップ数がこれまでよりも微細なノードで�\えていく。

「ダブルパターニング工��は1マスク層に2度行う。7nmノードでは、1マスク層当たり4度も行うことになる。チップサイズが�j(lu┛)きくなると、歩�里泙蠅禄j(lu┛)きく低下する」とGartnerの調�h�靆腓離丱ぅ好廛譽献妊鵐函�Samuel Wang��は言う。

100平��(sh┫)mmのチップでは、1��のウェーハから�Dれる良��チップ数は、28nmノードで500個だが、7nmでは419個に落ちるとWang��は言う。さらに�j(lu┛)きな400平��(sh┫)mmチップだと、この良��数は63個から31個に低下する。

�k��(sh┫)、��高集積で�j(lu┛)きなチップよりも小さなチップにしてパッケージに入れる��(sh┫)が、良��率はずっと高くなる。これは、消�J電��と性�Δ箸いε世任藁匹ぁ�ワイドI/O（バージョン1と2）で広いバス幅と、�]い信��(gu┤)伝達�{(di┐o)�`、ロジックとメモリを接��する場合の�~単なレイアウトというメリットによって、2.5Dおよび3Dアーキテクチャの消�J電��/性����性は極めて魅��的になる。最初に2.5D/3D ICを採��する�噞は、ネットワークインフラと高性�Ε灰鵐團紂璽織札鵐拭爾里茲Δ妨�えたが、��に14nm以�Tのスケーリングのコストと複雑さが�\加するにつれ、この�\術はもっと�Hくの分野でもメリットが出てくる。

しかし、�iに述べたコストの図式は半導���攵�メーカーに関して成り立たなくなってきた�lではない。半導��メーカーはアーキテクチャ�屬離轡侫箸��△┐襪燭瓩枕�争しているのだ。ほぼ��てのファウンドリやEDAベンダー、OSAT（半導��アセンブリとテストの�佗藏版v）は、工��の流れやツール、集積化プロセスに�△┐討�り、�Q��から2016�Qにかけて量��チップを使っていくと期待されている。

Intelでさえ、組み込みDRAMをプロセッサと分�`して�kつのパッケージに収める���△鮖呂瓩討�り、3Dスタック�\術はファウンドリの顧客向けに��を入れていくと言われている。Intelはまた、ダイスタック�\術をこの4�Q間、ひそかに開発してきた。「3Dを完成させるための��ての��(sh┫)法を研�|してきました。SiP（システムインパッケージ）は、高性�Δ塙�バンド幅、低消�J電��になります」とIntel Custom FoundryのジェネラルマネジャーのSunit Rikhi��は述べている。

Intelはさらに微細なノードを開発する��(sh┫)向にも引き��き向かっていく、とRikhi��は述べている。しかし、顧客は�H様なパッケージ代����を求めていると加えた。そのような����は来�Qには�x場に出てくるだろう。

経済的なシフト
�_要な変化が��きているという認識が7月のセミコンウェストでも6月のDAC (Design Automation Conference)でも主なテーマだった。ムーアの法�Г���くだろうが、誰にでも当てはまる��向ではない。恐らく経済的な理�y(t┓ng)のために使われる言��ではもはやなくなるだろう。さらに�_要なことは、次世代のプロセスノードを推進し��ける企業でさえ、��てのチップの微細化を�M��していく�lではない。

「14nm以下のノードで最�j(lu┛)の�M関は、パターンの複雑さとEUVツールの����不�Bによるデバイスの微細化�\術です。3Dスタッキング�\術の採��が��れてきたのは、コストによるもの。しかし、(微細化に代わる)他の��(sh┫)法で代��する(この�}法を使う)メリットは�j(lu┛)きいと見ています」。こう語るのは、ベルギーの半導��研�|所であるIMECのプロセス�\術担当バイスプレジデントのAn Steegen��。

混乱を�D理する
����メーカーは3Dには2�|類あると見ている。狭い分野から見ると混乱してしまう。例えば、3D�\術に関するメトロロジーにはFinFETや3D NAND、TSVが含まれるが、これらは、パッケージ�\術の�菘世�らは��く異なる。3D�\術は分野の違う人たちには違った�T味になる。サプライチェーンの中のどの分野にいるかによって違う。

混乱に拍�Zをかけているもう�kつの言��は、2.5Dである。これは、TSVではなくインターポーザを使って、3Dに向かう半歩先の段階を��唆していた。アナリストやチップメーカー、ファウンドリの中で�k致していることは、今後両�vとも共�Tするだろうことだ。ただ、発�Xに�瓦垢觜洋犬筺▲僖奪院璽原\術のフレキシビリティ、テストの容易さ、�x場投入までの期間などによって使い分けされるだろう。

現実には、どのアプローチもアグレッシブに開発されるだろうが、もしEUVリソグラフィが商��化できるようになったら、193nmの�]浸リソに加えEUVが使われるだろう。しかし、EUVといえども、7nmになるとダブルパターニングを��要とするようになる。工��数を��らそうとしても、これで��ての問��を解��できるわけではないはずだ。そして、10nmでは配線�\術が問��に浮�屬掘�eDRAMと共に��てがダイスタック�\術の��(sh┫)向に向かう。インターポーザかシリコンフォトニクスで接��されたパッケージか、あるいはインターポーザでつながったスタックダイの形を�eつだろう。

「SiPは�_要なトレンドです。IoT (Internet of Things)を見ると、それをドライブする��つの要素があります。インテリジェントセンサーと、それに接��された電子機�_、広いバンド幅とストレージを�eつバックボーンのネットワークです。SiPはこれら��つのために使われます」。こう語るのはASEグループフェローのWilliam Chen��だ。

パラダイムシフトを見ているのは同��だけではない。Lam Researchの社長でありCEOであるMartin Anstice��は、7月�崕椶乏�かれたアナリスト向け講演で、半導���噞における転換点について語り、マルチパターニングと、FinFET、新しいパッケージへとギアシフトしていると述べた。FinFETの開発�T欲はいまだに�咾い�、2015〜2016�QにはTSVを�△┐神菴淵僖奪院璽原\術に�j(lu┛)きなチャンスがある。同社が提供可�Δ保x場に向けて70%から120%成長できるように調�Dするという�i提だが。

さらに�kつ��け加えた。「2014�Qから2017�Qにかけて設��投�@�Yは2倍に�\えるだろう」とAnstice��は言う。

�j(lu┛)きな投�@
LamとApplied Materials、KLA-Tencorは��て、数�Q間に渡り、このようなパッケージ�\術の実��開発を�}�Xけてきた。

KLA-Tencorのマーケティング担当シニアディレクタのRob Cappel��は、3Dの�}法にはクリティカルな�∨　�CD）だけではなく、形�Xも含まれるという。「リソグラフィだけではありません。曲線の数やウェーハの反り、薄膜形成、CMP、裏�Cのパーティクル数も関係します」。

EDA業�cでは、主��ベンダーは��て、レイアウトから同定作業まで�O動化することに�Dり組んでいる。同定作業とは、�X暴走やESD（ElectroStatic Destruction）、エレクトロマイグレーションなどの故障モードの��定です。しかし、これを扱うためには、��にEDA�笋�ら見るといまだにあいまいなことが�Hい。

「3D設��は、さらにモジュラー化が進むでしょう。しかし、これまでとは異なる��(sh┫)法で積み�屬欧襪函△修Δ覆襪里任靴腓Δ�。テストのしやすさも同様ですが、�T果は��く違かもしれません」。こう語るのは、Mentor Graphics社の����/歩�里�����向けマーケティングマネジャーのGeir Eide��だ。

同��は、ゲートレベルのテスト�}法からトランジスタレベルのテスト�}法へと�j(lu┛)きく変化しているとここ数ヵ月感じている。「カバレージを確認することだけではありません。問��があるかを��める実�xもします。しかも、答えが�kつとは限りません」。
何をして何をしないのかをよく理解すれば、ツールとプロセスは良くなるだろう。しかし、実際の�攵�から�uられる��識が����化されるまで、ツールを最適化する��(sh┫)法や捨てるものを�k企業が��めることは�Mしい。

�屬棒僂�
とはいえ、3Dで�屬棒僂爐海箸量ね茲蝋�い。GartnerのWang��によれば、フル3Dスタック�\術は�C積を小さくし、集積度を�屬押▲丱奪�エンドのRC����を��らし、伝送�]度を�屬押�30%の消�J電��を削��し、�x場への期間を�]縮する。

「�x場があれば�\術が加�]されますが、�x場はまだ���△気譴討い泙擦鵝�3D ICは時期尚早で、2D-ICよりも��争��の優れたメリットはまだ出ていません」と同��は言う。

しかし、14nm以�Tではその図式は変わるだろう。と同��は見ている。その時に、半導��サプライチェーンのあらゆる分野と業�c����も変わるようになるだろう。先端�霾�ではムーアの法�Г��\術を形成し��けるとしても、ムーアの法�Г帽腓錣覆だ菽雫\術が�j(lu┛)�霾�となり、それに��っていろいろな要素がたくさん出てくるだろう。