14nm笆慣に悸脫袋を忿える3肌傅IC
3肌傅スタックダイ(3D IC)の悸脫步には箕粗がかかると10鉗漣から咐われてきた。輝眷拇漢柴家のGartnerによると、3D ICをすでに侯瀾できるようになったTSMCは、1鉗稿にはサンプル欄緩を姜えるという。セミコンポ〖タルの捏啡メディアであるSemiconductor Engineeringが呵奪の3肌傅ICの瓢きをレビュ〖した。
14nm笆慣には塑劑弄な恃步が部か彈きるだろう。潑に1965鉗笆丸ム〖アの恕摟を夸渴してきたコストの哭及が恃わる。腮嘿步だけで光礁姥ASICを悸附しようとすると、これまでよりも光擦呈になるだろう。肋紛と礁姥步禱窖だけではない。チップサイズが籠絡するにつれ、殊偽まりは你布し、窗鏈に瓢侯するチップを瀾隴するコストがずっと光くなってくる。辦數、マスク1霖碰たりのパタ〖ニングステップ眶がこれまでよりも腮嘿なノ〖ドで籠えていく。
≈ダブルパタ〖ニング供鎳は1マスク霖に2刨乖う。7nmノ〖ドでは、1マスク霖碰たり4刨も乖うことになる。チップサイズが絡きくなると、殊偽まりは絡きく你布する∽とGartnerの拇漢嬸嚏のバイスプレジデント、Samuel Wang會は咐う。
100士數mmのチップでは、1綏のウェ〖ハから艱れる紊墑チップ眶は、28nmノ〖ドで500改だが、7nmでは419改に皖ちるとWang會は咐う。さらに絡きな400士數mmチップだと、この紊墑眶は63改から31改に你布する。
辦數、畝光礁姥で絡きなチップよりも井さなチップにしてパッケ〖ジに掐れる數が、紊墑唯はずっと光くなる。これは、久銳排蝸と拉墻という爬では紊い。ワイドI/O∈バ〖ジョン1と2∷で弓いバス升と、沒い慨規帕茫調違、ロジックとメモリを儡魯する眷圭の詞帽なレイアウトというメリットによって、2.5Dおよび3Dア〖キテクチャの久銳排蝸/拉墻潑拉は端めて胎蝸弄になる。呵介に2.5D/3D ICを何脫する緩度は、ネットワ〖クインフラと光拉墻コンピュ〖タセンタ〖のように斧えたが、潑に14nm笆慣のスケ〖リングのコストと剩花さが籠裁するにつれ、この禱窖はもっと驢くの尸填でもメリットが叫てくる。
しかし、漣に揭べたコストの哭及は染瞥攣欄緩メ〖カ〖に簇して喇り惟たなくなってきた條ではない。染瞥攣メ〖カ〖はア〖キテクチャ懼のシフトに灑えるために頂凌しているのだ。ほぼ鏈てのファウンドリやEDAベンダ〖、OSAT∈染瞥攣アセンブリとテストの懶砷度莢∷は、供鎳の萎れやツ〖ル、礁姥步プロセスに灑えており、鉗瑣から2016鉗にかけて翁緩チップを蝗っていくと袋略されている。
Intelでさえ、寥み哈みDRAMをプロセッサと尸違して辦つのパッケ〖ジに箭める潔灑を幌めており、3Dスタック禱窖はファウンドリの杠狄羹けに蝸を掐れていくと咐われている。Intelはまた、ダイスタック禱窖をこの4鉗粗、ひそかに倡券してきた。≈3Dを窗喇させるための鏈ての數恕を甫墊してきました。SiP∈システムインパッケ〖ジ∷は、光拉墻と弓バンド升、你久銳排蝸になります∽とIntel Custom Foundryのジェネラルマネジャ〖のSunit Rikhi會は揭べている。
Intelはさらに腮嘿なノ〖ドを倡券する數羹にも苞き魯き羹かっていく、とRikhi會は揭べている。しかし、杠狄は驢屯なパッケ〖ジ洛侖墑を滇めていると裁えた。そのような瀾墑は丸鉗には輝眷に叫てくるだろう。
沸貉弄なシフト
腳妥な恃步が彈きているという千急が7奉のセミコンウェストでも6奉のDAC (Design Automation Conference)でも肩なテ〖マだった。ム〖アの恕摟は魯くだろうが、茂にでも碰てはまる飯羹ではない。恫らく沸貉弄な妄統のために蝗われる咐駝ではもはやなくなるだろう。さらに腳妥なことは、肌坤洛のプロセスノ〖ドを夸渴し魯ける措度でさえ、鏈てのチップの腮嘿步を費魯していく條ではない。
≈14nm笆布のノ〖ドで呵絡の豈簇は、パタ〖ンの剩花さとEUVツ〖ルの潔灑稍顱によるデバイスの腮嘿步禱窖です。3Dスタッキング禱窖の何脫が覓れてきたのは、コストによるもの。しかし、(腮嘿步に洛わる)戮の數恕で洛脫する(この緘恕を蝗う)メリットは絡きいと斧ています∽。こう胳るのは、ベルギ〖の染瞥攣甫墊疥であるIMECのプロセス禱窖么碰バイスプレジデントのAn Steegen會。
寒宛を臘妄する
劉彌メ〖カ〖は3Dには2鹼梧あると斧ている。豆い尸填から斧ると寒宛してしまう。毋えば、3D禱窖に簇するメトロロジ〖にはFinFETや3D NAND、TSVが崔まれるが、これらは、パッケ〖ジ禱窖の囪爬からは鏈く佰なる。3D禱窖は尸填の般う客たちには般った罷蹋になる。サプライチェ〖ンの面のどの尸填にいるかによって般う。
寒宛に秋賈をかけているもう辦つの咐駝は、2.5Dである。これは、TSVではなくインタ〖ポ〖ザを蝗って、3Dに羹かう染殊黎の檬超を績憾していた。アナリストやチップメ〖カ〖、ファウンドリの面で辦米していることは、海稿尉莢とも鼎賂するだろうことだ。ただ、券錢に灤する雇胃や、パッケ〖ジ禱窖のフレキシビリティ、テストの推白さ、輝眷抨掐までの袋粗などによって蝗い尸けされるだろう。
附悸には、どのアプロ〖チもアグレッシブに倡券されるだろうが、もしEUVリソグラフィが睛脫步できるようになったら、193nmの閉炕リソに裁えEUVが蝗われるだろう。しかし、EUVといえども、7nmになるとダブルパタ〖ニングを澀妥とするようになる。供鎳眶を負らそうとしても、これで鏈ての啼瑪を豺瘋できるわけではないはずだ。そして、10nmでは芹俐禱窖が啼瑪に赦懼し、eDRAMと鼎に鏈てがダイスタック禱窖の數羹に羹かう。インタ〖ポ〖ザかシリコンフォトニクスで儡魯されたパッケ〖ジか、あるいはインタ〖ポ〖ザでつながったスタックダイの妨を積つだろう。
≈SiPは腳妥なトレンドです。IoT (Internet of Things)を斧ると、それをドライブする話つの妥燎があります。インテリジェントセンサ〖と、それに儡魯された排灰怠達、弓いバンド升とストレ〖ジを積つバックボ〖ンのネットワ〖クです。SiPはこれら話つのために蝗われます∽。こう胳るのはASEグル〖プフェロ〖のWilliam Chen會だ。
パラダイムシフトを斧ているのは票會だけではない。Lam Researchの家墓でありCEOであるMartin Anstice會は、7奉懼杰に倡かれたアナリスト羹け怪遍で、染瞥攣緩度における啪垂爬について胳り、マルチパタ〖ニングと、FinFET、糠しいパッケ〖ジへとギアシフトしていると揭べた。FinFETの倡券罷瓦はいまだに動いが、2015×2016鉗にはTSVを灑えた黎渴パッケ〖ジ禱窖に絡きなチャンスがある。票家が捏丁材墻な輝眷に羹けて70%から120%喇墓できるように拇臘するという漣捏だが。
さらに辦つ燒け裁えた。≈2014鉗から2017鉗にかけて肋灑抨獲馳は2擒に籠えるだろう∽とAnstice會は咐う。
絡きな抨獲
LamとApplied Materials、KLA-Tencorは鏈て、眶鉗粗に畔り、このようなパッケ〖ジ禱窖の悸脫倡券を緘齒けてきた。
KLA-Tencorのマ〖ケティング么碰シニアディレクタのRob Cappel會は、3Dの緘恕にはクリティカルな潰恕∈CD∷だけではなく、妨覺も崔まれるという。≈リソグラフィだけではありません。妒俐の眶やウェ〖ハの瓤り、泅遂妨喇、CMP、微燙のパ〖ティクル眶も簇犯します∽。
EDA度腸では、肩蝸ベンダ〖は鏈て、レイアウトから票年侯度まで極瓢步することに艱り寥んでいる。票年侯度とは、錢私瘤やESD∈ElectroStatic Destruction∷、エレクトロマイグレ〖ションなどの肝俱モ〖ドの潑年です。しかし、これを胺うためには、潑にEDA婁から斧るといまだにあいまいなことが驢い。
≈3D肋紛は、さらにモジュラ〖步が渴むでしょう。しかし、これまでとは佰なる數恕で姥み懼げると、そうなるのでしょうか。テストのしやすさも票屯ですが、馮蔡は鏈く般かもしれません∽。こう胳るのは、Mentor Graphics家の殼們/殊偽り瀾墑羹けマ〖ケティングマネジャ〖のGeir Eide會だ。
票會は、ゲ〖トレベルのテスト緘恕からトランジスタレベルのテスト緘恕へと絡きく恃步しているとここ眶ヵ奉炊じている。≈カバレ〖ジを澄千することだけではありません。啼瑪があるかを瘋める悸賦もします。しかも、批えが辦つとは嘎りません∽。
部をして部をしないのかをよく妄豺すれば、ツ〖ルとプロセスは紊くなるだろう。しかし、悸狠の欄緩から評られる夢急が惡攣步されるまで、ツ〖ルを呵努步する數恕や嘉てるものを辦措度が瘋めることは豈しい。
懼に姥む
とはいえ、3Dで懼に姥むことの踏丸は弓い。GartnerのWang會によれば、フル3Dスタック禱窖は燙姥を井さくし、礁姥刨を懼げ、バックエンドのRC覓變を負らし、帕流廬刨を懼げ、30%の久銳排蝸を猴負し、輝眷への袋粗を沒教する。
≈輝眷があれば禱窖が裁廬されますが、輝眷はまだ潔灑されていません。3D ICは箕袋景玲で、2D-ICよりも頂凌蝸の庭れたメリットはまだ叫ていません∽と票會は咐う。
しかし、14nm笆慣ではその哭及は恃わるだろう。と票會は斧ている。その箕に、染瞥攣サプライチェ〖ンのあらゆる尸填と度腸鏈攣も恃わるようになるだろう。黎眉嬸尸ではム〖アの恕摟が禱窖を妨喇し魯けるとしても、ム〖アの恕摟に圭わない黎眉禱窖が絡嬸尸となり、それに驕っていろいろな妥燎がたくさん叫てくるだろう。
