図1　Vthのバラつきが小さいと電源電圧を下げられる　出�Z：SuVolta

��来のMOSトランジスタ�\術では、微細化するほどVthがバラつくため、そのマージンを考えると電源電圧を下げられなかった。誤動作する恐れが�jきくなるためだ。Vthのバラつき分布が小さければマージンを�科�に�Dれるため、電源電圧を下げても誤動作しない。SuVoltaの�\術はこのVthバラつきが本��的に小さい(図1)。しかもこの�\術は、�J�Tの�攵摚�△鮠W��して���]できるという��長もある。投�@負担がかからず、消�J電��を下げ、性�Δ��屬欧蕕譴�。

同社は2012�Q12月に富士通セミコンダクターにライセンスを供与し、65nmプロセス�\術で低消�J電��・高�]の効果を確認していた。今�vは、ARMのCortex-M0プロセッサコアにSuVoltaの�\術を適��し、消�J電��の削��と動作性�Δ慮��屬魍稜Г靴燭發痢�LSIの性�ε�には、1世代��れたプロセスでも、進んだプロセスと同じ��性を出せる。

����的には、ARM Cortex-M0プロセッサコアを��来プロセスとSuVoltaのDDC（Deeply Depleted Channel：深い空��層のチャンネルを�W��するトランジスタ�\術）プロセスでそれぞれ��作し、��性を比較した。その�T果、クロック周�S数をどちらも350MHzで動作させると、DDC�\術で作ったM0プロセッサは消�J電��が50%下がった。また消�J電��が同じになるようにクロック周�S数を変えると新�\術によるプロセッサの動作�]度は35%向��、電源電圧を同�kにして動作させると�]度は55%向�屬靴燭箸靴討い�。

DDCトランジスタでSRAMを作ったが、SRAMは150mVという低電圧で動作したという。さらに、読み出し動作でのリーク電流による電��は50%下がり、データを保�eするリテンションモードでのリーク電��は1/5以下になったとしている。

SuVoltaはさらにUMCと28nmプロセスを共同開発することを発表した。28nmプロセスで先頭を行くTSMCが昨�Q、�攵牸�里泙蠅��屬�らなくて28nm LPプロセスを�W��したアプリケーションプロセッサの�攵�が間に合わなかった。TSMCの後塵を拝しているUMCが28nmプロセスを加�]してTSMCに�{い��き/�{い越すためには、��来のトランジスタでは�攵癉ち�屬欧���れてしまう恐れがある。Vthのバラつきが少なければ歩�里泙蠍��屬��攵癉ち�屬欧鯀瓩�できるはず。

UMCが現在開発中あるいは出荷中の28nmプロセスのLSIに関しても、リーク電流の�HいトランジスタだけをDDCトランジスタに��き換えるというオプションと、これから開発するようなLSIでは��てのトランジスタをDDCトランジスタで設��する、というオプションで両社は合�Tしている。UMCの先端�\術�靆腑丱ぅ好廛譽献妊鵐箸�T. R. Yew��は、「SuVoltaの先端�\術を当社のHKMG（ハイK/メタルゲート）プロセスに導入することによって、�J�TのポリSiONプロセスと相��って、28nmモバイルコンピューティングのためのプロセスプラットフォームを提供していきたいと思っています」と語っている。

図2　SuVoltaのCOOに��任したLouis Parrillo��

SuVoltaは、DDC�\術をライセンス供与するIPベンダーであり、�\術��をウリにする頭�N企業だ。かつてBell LaboratoriesでCMOSツインタブ�\術を開発し、Motorola、Rambusで経営�靆腓魴俎xしてきたLouis Parrillo��を23日にCOO（最高執行責任�v）に任命したと発表した。同��は���]パートナー社数をすでに6社以�屬盪\やしたという。SuVolta社には、�j�}�~�@なベンチャーキャピタル(VC)であるクライナー・パーキンス・コーフ��ールド＆バイヤーズやオーガストキャピタルなど、そうそうたるところが出�@している。