図1　3D ICをソケットに入れ、100GB/sの高�]信�､魍稜�

TSV（through silicon via）は半導��チップを�_ねて楉姪填砲魴狙�したものであるため、配線長が�]く高�]動作に向く。これまではシミュレーションで、高�]動作を証��していたが、実際に4096個ものI/Oバスを試作した�v路で高�]動作を実証した(図1)のはこれが初めて。

この半導��デバイスは、527個のI/Oを�eつロジックICの�屬縫轡螢灰鵑離ぅ鵐拭璽檗璽兇鮑椶�、さらに800KバイトのSRAMを3次元的に積層し、それぞれをTSVで接��したもの。�H層配線の層数はロジック、SRAM、インターポーザ共に8層メタル。SRAMとインターポーザ、インターポーザとロジックはそれぞれ50μmピッチのマイクロバンプで接��している(図2)。インターポーザの表�Cから裏�Cに渡り、50μmピッチで7,328個のTSVを形成した。FR-5のプリント基��とロジックチップとは200μmピッチのバンプで接��している。それぞれのチップは国内ファウンドリのe-シャトルが���]した。

図2　神戸�j学とASETが試作した3D ICの構�]図

インターポーザ内の楉姪填�7,328個のうち、4096個をメモリのI/Oバスとして使い、残りを電源端子、グランド端子、テスト��端子、128ビットの�N長メモリセル、などに使っている。

神戸�jとASETはこのインターポーザをアクティブインターポーザと�}んでいる。8層配線のシリコンチップ内にロジックチップとメモリチップをテストする�v路を集積しているからだ。テスト�v路は、スキャンチェーンとメモリ��BIST（built-in self test）、JTAG相互接��パターンの3�|類を集積した。このため、メモリとロジックのテスト�v路を外�霖嫉劼�らアクセスできる。

これまで3次元ICの問��の�kつは、テストができなかったこと。メモリとロジック、それぞれはウェーハテストで合格していても、TSVで接��した後に100%つながっているかどうかテストしてみなければわからない。TSV形成時のストレスや表�Cの薄い�┣祝譴覆匹侶狙�などで100%つながっているとはいえないからだ。そこで、シリコンのインターポーザにテスト容易化設���}法を集積し、3次元IC外�陲�らテストできるようにした。

今�vは、外�霖嫉劼鯆未犬董��]いパルスでこの3次元ICを�~動し、4096ビット同時に並�`動作させた。その時のアイパターンを図3に��す。アイパターンがしっかり開いていることは1，0の判定が��確にできるという�T味だ。通常、高�]伝送の場合に予め信�､��喞瓦靴討�くプリエンファシスや、パルス�S形を調�Dするイコライズ、といった�\術を適��するが、今�vの実�xでは何もしていない、�擇離僖襯垢鮟侘�したものだという。

図3　パルスのアイパターンはしっかり開いている　出�Z：神戸�j、ASET

TSVは配線長が�]いため、寄�斃椴未���り高�]動作できる。しかし、TSVのピッチを詰めた場合に�篳匹隆��斃椴未��\えるのではないかと気になるところだが、実際に作って�R定したところ、50〜100fFしかない。彼らは、��来のプリント基��にロジックとメモリを搭載した場合、20pF��度の寄�斃椴未��擇犬襪�、3次元に積層した場合には0.7pF��度に��少するという。100fFは0.1pFであるから、�篳浜椴未鰐���できると言って差し�Г┐覆い世蹐�。