図1　Tabula社マーケティング担当のAlain Bismuth��(hu━)

プログラマブルデバイスでありフレキシブルな半導��チップであるFPGAの�c(di┌n)き所は、�b理ゲート数の割合には配線�覦��霾�が�j(lu┛)きすぎてチップ�C積が�j(lu┛)きくなってしまうこと。FPGAはチップ�C積を小さくするため微細化�\術の先頭を行くが、コストが高くなってしまうのはやむをえない。タブラ社のマーケティング担当バイスプレジデントのAlain Bismuth��(hu━)は、「配線�覦��霾�がスピードのボトルネックにもなってしまう」と言う。

ダイナミックに時分割でロジックを再構成していくタブラのアーキテクチャは、同じデザインルールでは2�j(lu┛)メーカーのFPGAよりも優れている。にもかかわらずなぜ22nmへと微細化が��要なのか。Bismuth��(hu━)はユーザーからのデータレートの高�]化の要求は果てしなく��くからだとしている。��に、通信キャリヤの基地局では100Gbps/400Gbpsといった高�]化を期待している。スマホなどの普及によって通信トラフィックが膨�j(lu┛)になることに�棺茲垢襪燭瓩澄�データレートは高�]であればあるほどよいという�X況だ。つい先日もNTTドコモやKDDIの携帯やスマホがつながらない、といったクレームが��到したが、通信トラフィックが���\してきたからだ。

図2　FPGAのボトルネックは配線　出�Z：Tabula社

タブラ社に来る�iはアルテラ社にいたBismuth��(hu━)によると、FPGAの配線�覦茲�スピードのボトルネックになっている。例えば10Gbpsのトランシーバファブリックでは、FPGA内�陲�RAMやDSPに相当する�v路ブロックを設けてもそれらをつなぐ配線�霾�がネックになってスピードが出ない。これを解消するのが3D Spacetimeアーキテクチャであり、内�霎橙�2GHzでボトルネックが解消され、そのまま通信できるとする。これはチップを時分割でダイナミックに再構成するため、チップそのものの配線�覦茲�少なくてすむから高�]性が維�eされるとしている。

このアーキテクチャはダイナミックに再構成するための�U(ku┛)御�v路がキモとなる。この�v路にはフェッチなどのためにRAMを�Hく��いるため、�U(ku┛)御�v路をチップ内に構成する。メモリとのやり�Dりが頻繁になるため、この�U(ku┛)御�v路を別チップにはしない。

タブラの狙いはまずはハイエンドの通信インフラの高�]化である。��来のFPGAを��える性�Δ鮟个擦襯◆璽�テクチャだからこそ、��ハイエンドの応��にフォーカスしていく。このためには微細化もその�}段の�kつ。32nmの��来型プレーナMOSトランジスタと22nmの3次元FINFETを比較すると、電源電圧１Vで18%高�]に、0.7Vだと37%も高�]になるという。タブラのSpacetimeアーキテクチャと22nmのFINFETこそ、数100Gbpsの通信を可�Δ砲垢襯妊丱ぅ垢世�Bismuth��(hu━)は言う。