図1　完��空��型SOI(��)とバルク型(左)のMOSトランジスタ構�]

FD-SOI�\術(図１)は、バルクCMOSと比べると�]チャンネル効果が��きにくい。もちろん、MOSFETの動作原理から�]チャンネル効果がない�lではないが、ゲート長を�]くしていくにつれ、ゲートしきい電圧Vthの低下が緩やかになる。このためバルクCMOSならVthの低下が��なゲート長でもまだフラットな�X��を維�eする。この��性は微細化する�屬廼砲瓩乍~�Wである。電圧を下げても動作できるためだ。

�]チャンネル効果が��きていないゲート長は、プロセスバラつきが少ないことを�T味する。ゲート長がバラついてもVthはさほど変化しないためだ。この�T果、SRAMセルの動作が�W定になる。SRAMはプロセッサのレジスタやFIFO、キャッシュなどさまざまな所に使われる�_要な�v路である。これが�W定にあればプロセスバラつきの少ないプロセッサを作ることができる。ARMのプロセッサをコアとするSoCなどに向く�lだ。

そこで、現実的なARMの低消�J電��プロセッサコアの�kつCortex-M0（ゲート換�Qで3万ゲート）を使い、シリコンベースのシミュレーションをバルクCMOSとFD-SOIのCMOSに適��し、比較した。その�T果、ある世代の動作周�S数を1とすると、バルクCMOSでは0.9Vから0.7Vにかけて25%向�屬靴拭�これに�瓦靴董�FD-SOI CMOSは0.9Vでは同じ25%改��だが、0.8Vで40%改��し、0.7Vだと80%も動作周�S数が�屬�った（図2）。

図2　FD-SOI CMOSは電圧を下げられる点で�����~�Wになる

Mendez��は、SRAMなどのメモリーには最適だとする。SRAMを�W定に動かすためにはVthの揃ったフリップフロップが��要だ。同��によるとバルクCMOSなら0.8~0.9V動作が現実的だが、FD-SOIなら0.65Vでも現実的だとしている。電圧が下がる分、性�Δ茲蠅眈嫡J電��が�jきく下がるため携帯機�_に向く。複数の企業や�j学の研�|では150mV(0.15V)という低い電圧でもFD-SOIトランジスタは動作したことを確認している。

さらにプロセスコストも�Wくなるという。これはバルクシリコンと比べプロセスが�~単になるからだという。Mendez��は、リーク電流やサブスレッショルド電流を抑えるため、バルクCMOSではVth��のチャンネルドーピングに加え、深いドーピングと、ドレイン・ソース接合�Z�fのハロードーピング（Halo doping）を行う。こういったプロセスステップがFD-SOIでは要らない。

さらにバルクCMOSでは微細になるとFINFETなど3次元構�]のトランジスタが考案されているが、構�]が複雑になり、コストは�\�jしリスクが�jきい。これに�瓦靴�FD-SOIだと、微細化と共にBOX（�mめ込み�┣祝譟砲�50nm��度と薄くなるため、基��バイアスをかけることができるようになる、というボーナス的なメリットも�{加される。

次の段階ではFD-SOI CMOSを使うために現在、携帯機�_メーカーと�Bをしており、さらに数ヵ月後には20nm以�Tの��てのバルクCMOSをFD-SOIに換えようと同��は考えている。�]チャンネル効果が少なくVthのバラつきが少ないということは、コンパレータや差動入��が�l富なアナログ�v路にも�~�Wである。

FD-SOIを進めるSOIコンソーシアムメンバーには、ARM、グローバルファウンドリーズ、IBM、STマイクロエレクトロニクス、Soitec、CEA-Letiがいる。さらに、SOIコンソーシアムとしては、プロセスファウンドリやIPプロバイダにも�}びかけ、微細なトランジスタのエコシステムを構築したいと考えている。