TSMCのCTOであるJack Sun�F士

TSMCが今�v��らかにしたのは28nmCMOSプロセスを、nチャンネルトランジスタのゲートをn+、pチャンネルトランジスタのゲートをp+のメタルゲートで構成するゲートラストのプロセスを採��すること。ゲートラストはプロセスが複雑になるきらいはあるものの、n、p両チャンネルのゲートメタルの仕��関数を�eちあげられる��(sh┫)式を使えるため、ゲートリーク電流の�峺�(j━ng)を抑えられるというメリットがある。もちろん、ゲート絶縁膜にはhigh-k材料を��いる。

同社R&D担当CTO兼VPのJack Sun��(hu━)によると、「ゲートファーストプロセスを使ったところはうまくいっていないと聞く。こういった歴史から学び、当社はゲートラストプロセスを��(li│n)んだ」と述べた。

28nmのhigh-k/メタルゲート（HKMG）プロセスには3つのオプションがあり、それぞれ高性�α世い�CLN28HP、高性�Ε皀丱ぅ觚�けのCLN28HPM、高性�δ秕嫡J電��のCLN28HPLがある。CLN28HPプロセスは2010�Q��4四半期に量�凮始する��画だ。ただし、28nmプロセスオプションはこれらが初めてではない。低消�J電��狙いのCLN28LPと�}ばれるゲート絶縁膜に��来のSiONを使ったバージョンは最�Z、量��を開始した。

TSMCの28nm　CMOSロードマップ

28nmプロセスで�_要になることは、デザインルールの�U(ku┛)約（RDR）を設けることでプロセスバラつきをいかに��(f┫)らすかということに尽きるという。これまでRDRを設けてデザインを�U(ku┛)約するとトランジスタを集積化しにくくなるといわれていたが、28nmでは逆にプロセスバラつきが�j(lu┛)きくなってしまう。RDRを設けなければ、消�J電��、動作�]度、リーク電流、歩�里泙蠅覆匹��KくなるためだとSun��(hu━)は言う。RDRとしては次の4項�`に�U(ku┛)限を設ける；
1.ポリシリコンの向きを�k��(sh┫)向に揃えること
2.同�k拡�g�C積�屬離肇薀鵐献好燭離船礇鵐優訥垢鯑厭kにすること
3.ポリシリコンの間隔を�k定にすること
4.拡�g�覦茲鬲�まった形に統�kすること

デザインルールチェックは20nm時代には�j(lu┛)�}EDAベンダーたちとのコラボレーションは�L(f┘ng)かせないとしている。ただし、どのEDAベンダーと組むのかセミコンポータルは��問したが、Sun��(hu━)は答えを�cけた。

28nmの次のプロセス開発にも言及、22nmはスキップして20nmへ飛ぶとSun��(hu━)は述べた。「これはチップコストの効率が良いからで、同じウェーハサイズで比較すると22nmよりも20nmにするとチップの密度は20%も�\加することがわかった」としている。

20nmまでは�]浸ArFリソグラフィを使えるだろうが、20nmがもはや�S長限�cだろうとして、それ以�TのリソグラフィについてはEUVとMEB（マルチビームの電子ビーム露光直�W）の2本立てで行く。EUVはオランダASMLのNXE3100を2011�Qの早い時期から使い始め、20nm、14nmプロセスではEUVのプリプロダクション��に2012�Qから使い始める予定だ。MEBについては、2009�Q7月にMAPPERプレアルファ機として5keV、110ビームのツールを使って試しているが、ビームの均�k性はhp45nmとhp30nmで10%以内だったとしている。さらにマルチビームをアップグレードすることによって、13,000ビームで10��/時のスループットを20nm、14nmノードではさらに�屬押▲�ラスター化することで100��/時のスループットを�`�Yとしている。

20nm以下になるとコラボはマストになる。20nm辺りからウェーハコストは���\するからである。リソグラフィ����開発は言うまでもなく、3D ICでは�j(lu┛)�}アセンブリハウスとのコラボにより��(d┛ng)��なサプライチェーンを作り、インターポーザの�~無も含めて検討していく。ただし、ここでもアセンブリハウスの�@�iは�cけた。最初の段階ではインターポーザは��要だが、次の段階では直接ロジックとメモリーなどをTSVで接��するとみている。

さらに日本のメーカーとは����・材料メーカーとのコラボを望み、����、材料、マスク、デバイス?ji└)駘�を含め協��したいとしている�?50mmウェーハに関しても今はISMI SEMATECHと協��しているが、広いサプライチェーンとのコラボが��要とみている。