Daane��(hu━)は2002�Qころと今の2008�Qとを比較し、ASIC/ASSPが徐々にコスト的に見合わなくなったことを分析した。2002�Qころの130nmノードにきてからムーアの法�Г篭\術的には可�Δ世�、コストがあまりにもかかりすぎて投�@�Yに見合うのかどうかを真剣に検討しビジネスモデルの変��(g┛u)を考えなければならないことを��(sh━)国の半導��設��業�cでは認識するようになった、とDaane��(hu━)は述�Uし、90nm時代にはASICはもはや投�@�Yに見合わないことがはっきりしていたことを述べた。90nmプロセスには3億ドルの投�@�Yに�瓦靴董△修譴曚表j(lu┛)量の����を�攵�する��要がなくなり見合わなくなった。ASSPだと、10ドルの単価に�瓦靴�1500万個の数量が��要になるが、�c�攜�けにしか通��しなくなった。この�T果、ASICは設���P数が��(f┫)少していったと分析する。

これに�瓦靴謄愁侫肇Ε┘△��v路を設��するプログラマブル半導��は、DSPにしろ、マイクロプロセッサにしろ、MCUにしろ、1チップでさまざまな分野に供給できるというメリットを�eつ。PLDは��にこの5�Q間で見ると�Q平均成長率CAGRは11.5%であったのに�瓦靴董�ASICは4.5%にとどまっている。すなわちPLDはASICの2.5倍も成長した。

ASSP/ASICはコスト的に見合わなくなった�T果、コスト削��(f┫)という�菘世�ら最先端の微細化プロセスではなく、古いデザインルールを使わざるを�u(p┴ng)なくなっていった。このため2008�Q時点ではAlteraのFPGA、Stratix IVは40nmのデザインルールで作った400万�b理ゲートと8MバイトのRAMを搭載しているが、同じ集積度のASICは130nmのままであり、チップサイズは同じ��度である。Alteraは同じデザインのままASICに落とせるHardcopyという����を�eっており、StratixをHardcopyに変換するとチップ�C積は半��(f┫)する。

2002〜2003�QごろはASICもPLDも同様に130nm設��ルールだが、2008〜2009�QはPLDの��(sh┫)が3世代進んだプロセスを使うようになってきた。

PLDは�x場として、ギガビットEthernetやネットワーク�x場、工業��Ethernetなどのインフラストラクチャ�x場ではかなり�~�W(w┌ng)になり、ASICは�擇�残ることが�Mしくなってきた。Alteraは6GbpsのI/Oを�eつ唯�kのメーカーだと同��(hu━)は�O慢する。また、������でもPLDは使われやすい。�L(zh┌ng)��、陸��、空��で使っている無線がそれぞれ違うからソフトウエア無線（SDR）によってどの�x場でも通��するようなアプリケーションがある。

�O動�Z�x場でもいろいろなバスが出てきているため、それに合わせるようにPLDには�j(lu┛)きなチャンスになるという。今�vの経済不況がリセットされた後、数�Q間、AlteraのPLDは5〜9%で成長するのに�瓦靴董�他の半導��デバイスは1〜3%��度にとどまると、Daane��(hu━)は予�Rする。