組み込みシステムでのウェストブリッジと�}ぶ周辺チップは、パソコンシステムでCPUとメモリーをつなぐノースブリッジ、さらにそのノースブリッジと周辺機�_とをつなぐサウスブリッジを真�瑤董∩箸濆�みシステムのCPUと周辺機�_を�Tぶ�v路をウェストブリッジと�}んでいる。パソコン以外にプロセッサとメモリー、周辺システムからなる組み込みシステムでは、��来のCPUは周辺機�_とつなげるためのインタフェースをすべてサポートしていなかった。

このようなウェストブリッジチップがあれば、CPUと周辺とのやり�Dりがスムーズになる�屐△気蕕帽��]の周辺インタフェースが登場する時にも�官�できる。時にはCPUに負担をかけることなく周辺からメモリーへ、あるいは周辺から周辺へと直接やり�Dりでき、CPUへの負担を軽くすることができる。ちなみにこのチップを使った携帯組み込みシステムで1Gバイトのデータをダウンロードする時間は、そのチップを使わない携帯電�Bや、スマートフォンと比べて1/6〜1/32の時間で済むという実�xを行っている。

昨�Q開発したウェストブリッジチップAntiochは、USBおよびマスストレージコントローラとCPUとをつないだが、フラッシュとの接��は2バンクしかサポートしていなかった。

今�v開発した��2世代のウェストブリッジチップAstoriaは、最�j16個の�H値（4ビットまで）NANDフラッシュチップや、SDインタフェースなどをサポートしている。�H値NANDにこだわるのは、ギガバイト当たりの価格が1ビット/セルのNANDフラッシュよりも�Wいからである。しかし�H値NANDフラッシュは1ビット/セルと比べて書き込み時間が長いなどの問��があり、誤り�ﾙ�やブロック管理、不良ビットの平��化などが�Mしかった。

Astoriaはこのような問��を解��し、N-Xpressと�}ぶフラッシュコントローラ�v路を開発した。このコントローラ�v路には、最�j4ビットまで誤り�ﾙ�できるReed-Solomon符�､砲茲�ECC（誤り検出�ﾙ�）�v路、不良ブロックの管理�v路、不良ビットの平��化�v路を内�鼎靴拭�さらにダイナミックなインタリーブ�v路をNANDフラッシュとのインタフェースに設け、16個のNANDフラッシュを管理できるようにした。インタリーブ�v路は8ビットバスが2本あり、それぞれ8個ずつのNANDフラッシュをつなぐことができる。

さらにSD/MMICカードなどのストレージデバイスとのインタフェースやSDIOインタフェース�v路のエンジンも設けた。もちろん、��来のAntiochと同様、組み込みプロセッサとのインタフェース�v路や、パソコンなどとのUSB2.0インタフェースも設けている。

誤り�ﾙ��v路では、4ビット/セルの場合でさえ、セル内だけではなくセル間のビット誤りに�瓦靴討盡―��ﾙ�できる。メモリーセルには関係ない。セルの配��は、1ブロック当たり512バイトからなる。ただし、�H値セルのNANDフラッシュでは3ビット/セルまでが現実的に設��できる�H値だとフラッシュメーカーは見ている。

これだけの�v路を内�鼎靴討�きながら、消�J電��は以�iのAntiochと同じ��度で、スタンバイ時に50μA、動作時は数100mAだという。電源電圧は1.8V〜3.3V。パッケージは6mm×6mmで、ボールピッチ0.5mmのBGA。来�Q�i半には量��に入る。価格は�i�vのチップ並みだとしている。