�b理LSIのシステム設��・�b理設��を組む場合、ハードウエアで�b理�v路を組むのではなく、ソフトウエア言語でプログラム�}順を書いていくという、プログラマの仕��を行うことがLSI設���vの仕��になっている。SystemVerilogや、Verilog, VHDLと�}ばれる言語がLSI設��言語である。この言語を使って、コンピュータプログラミングのようにIF, THEN, ELSEなどの「文章」を書いていく。そのプログラムによって、ANDやORなどの�b理�v路が�O動的に組まれていく。最終的に�b理が組めたものをRTL（register transfer level）と�}ぶ、これがLSI設���v路となる。この段階では、どのようなトランジスタを使ってLSIを作るのかは問��ではない。単なる�b理�v路にすぎない。

このRTL�v路が��しければ、フォトマスクに落とすために配��・配線の�駘�設��へと�，襪錣韻世�、��しいかどうかを検証しなければならない。これがVerification（検証）といわれる作業である。この作業では、まずプログラムが��しく入��されたかどうかをチェックする。いわばバグ�Dりだ。バグが�Dれても、そのプログラムが��しい�b理�v路を構成しているか、をチェックしなければならない。しかも、設��エンジニアと検証するエンジニアとは通常は別人である。

検証エンジニアはまずRTLの�T図するものを理解しなければならない。さらに区切られた�v路ブロックごとに検証を始めるわけだが、プロトコルやデータ転送、プログラムの成立条�P、さらには����の����の検証や�b理の��しさなどをチェックする。入��信��(gu┤)から内�靦X��、さらには内�靦X��から出��までのすべての信��(gu┤)の通り�Oをテストする。そのような信��(gu┤)経路を通るかはシミュレーションで求める。検証する時間は設��時間の2倍以�屬�かるのが常だ。バグ�Dりに何日もかかればコストが�屬�ってしまう。バグはプログラミングしている設���vに委ねられる。

Jasper がこのほど開発したEDAツールは、�b理レベルすなわちビヘイビアをベースにしたRTL解析と検証ができる。設��期間の早期のうちに�T図する設��ビヘイビアを捉え、保�Tする。����の高いRTLができ設��期間が�]縮しコストが削��(f┫)される。しかも、ハイ/ローのオンオフ�S形を画�C�屬埜�ることができるため、もし望ましくない�S形�X��が�莟Rされたら、�t座に�T��できる。

このために、ビヘイビア・インデックス（Behavioral Indexing）�\術を開発した。この�\術は、Activated Designと�}ばれるダイナミックなデータベースの中から所望の設��ビヘイビアを抽出し、インデックスを��け、さらに保�Tするという�k連の流れを処理する。インデックスはいわばタグのようなもの。設��の再�W(w┌ng)��にも�]ってつけだ。

�S形を�莟Rできるということは、�S形の�_なりや順�M(j━n)を変えたり保�Tしたりすることもできることに他ならない。「当該�S形を画�C�屬妊魯ぅ薀ぅ箸任�るうえ、逆に�S形を見ながらどんなシナリオでも作り出すことができる」と同社の社長兼CEOであるKathryn Kranen��(hu━)は述べる。

同CEOは、日�欖屬療��Bインタビューの中で、「ActiveDesignはRTLのコーディングは不完��だという認識から出発している。この����の最�j(lu┛)の�`的はバグを�Dること。設��段階のはじめの段階でバグを�Dるため、�T果的に設��時間を�]縮できる。LSIの�|類によって�j(lu┛)きく違うが、ザクっと言って1/3に��(f┫)るだろう。すでに100�P以�屬寮濕�テープアウトを済ませたという実績を�eつ」と�O信に満ちている。