このほど、32nm共通プロセスプラットフォームを�W��したシャトルプログラムが動き出した。2008�Qの��3四半期から試作レベルではあるが、試作プログラムでシリコン�屬任��h価ができるようになる。すでに予約で�k�Jだとしている。この試作シャトルでは、9月1日から15日までの間にIPデザインを配布し、30日にテープ渡しする予定になっている。��2�v�`の試作シャトルのテープ渡しは12月15日を予定しており、こちらはこれから募集する。

32nmプロセスが使えるレベルに達した最�jの要因は、ゲートリーク電流を下げられるHigh-kゲート絶縁膜とゲート新金�錣鮹�いながら、そのほかのプロセスはできるだけ��来のプロセスを踏��した�T果である。ゲートの誘電率の高いHf�U�┣祝譴函∋典�関数を揃えるためのゲートメタルを高�aに耐えられる材料を使ったことで、その後の高�aプロセスにも耐えられ、��来のプロセスが使えるようになった。

High-k材料とゲートメタルの組み合わせは、MOSトランジスタにとってゲート絶縁膜を厚くできることによるゲートリーク電流の削��というメリットだけではない。ゲートリーク電流は��来のSiONゲートの1/100以下に��少し、さらに�]チャンネル効果も抑�Uできた、とIBM社�\術開発担当シニアマネジャーのAn Steegen��はいう。この�T果、ゲートしきい電圧のバラツキは40%改��され、サブスレッショルド電流はｐMOS、ｎMOSとも1桁以�崢窈�した。65nm/45nmで行ってきた歪み�\術だけではサブスレッショルド電流はここまで��らない。新ゲート材料への変��によりMOS反転層が薄くできるようになり、その�T果�]チャンネル効果を抑�Uできたとしている。

このCMOSトランジスタをインバータチェーンとして奇数段並べてリングオシレータを構成したところ、ゲート����時間は40%改��され、ドレインリーク電流(サブスレッショルド電流)は1/10��少したことがわかった。

また、ロジック�v路に�H��されるSRAMアレイを試作し、セルの単位であるフリップフロップのVthのバラツキの左��の不�D合を�h価してみたところ、��来のpolySi/SiONゲートに比べしきい値バラツキは40%小さくなったとしている。SRAMセルのフリップフロップ�v路は１あるいは０を蓄積するメモリーなので、1,0の識別にこのVthの不�D合は歩�里泙蠅笋个蕕弔�に影�xする。SRAMセル�C積は0.15μm2以下である。CMOSインバータロジック1個のスタティックノイズマージンは、Vdd=1Vに�瓦靴�220mVと�W定した数値を�uている。

リングオシレータでのゲート����時間と消�J電��の関係から、45nmの��来プロセスで作ったCMOSトランジスタを動作電圧1.1Vで動作させた場合と比較すると、32nmCMOSを1.0V動作では消�J電��は40%��少し、�]度は24%�\加した。0.9Vで動作させると、消�J電��は45%��少し、�]度は18%�\加している。このプロセスは、バルクCMOSでもSOI CMOSでも同じように使えるとしている。

チャータードのインダストリーマーケティング&プラットフォームアライアンス担当副社長のWalter Lng��

最初にIBMとチャータードの2社で始めた共同開発のビジネスモデルは、今やドイツ、フランス・イタリア、日本、�f国という企業までを包み込み共通の32nmプロセスを開発するというように拡�jしてきた。かつてIBM社において共同開発の指ｧをとり、その後IBMを��社し、現在チャータードのインダストリーマーケティング＆プラットフォームアライアンス担当副社長であるWalter Lng��によると、メンバーがこの�\術を使う場合は、�Q社ごとに個別契約となっており、ライセンス料やロイヤルティ料は�Q社ごとに違うという。