図1　IMEC CEOのLuc Van den Hove��

ムーアの法�Г�行き詰っていることは、IMECも当��認めているが、そう�~単にはあきらめない。微細化の�{求の未来�気鱸Wく中で、ムーアの法�Г旅圓�詰まりを乗り越えるため3次元化も進めている。応��として半導��チップでなければ実現できない医��や、イメージング�\術、IoT、�O動運転などについても�{及している。すなわち、��て同時に�{求しており、ムーアの法�Г�行き詰っているから、もう微細化は�{及しない、という�lでは��してない。やってみなければわからないからだ。

今�v、3nmの先、2nm、1nmプロセスになった時に何が��きるか、トランジスタ構�]やIC構�]はどうなるか、について新提案を行った。これまでのSRAMはプロセッサの�k時記憶であるフェッチやバッファ、レジスタ、キャッシュなど、さまざまな機�Δ忙箸錣譴討�たが、やはり1メモリセルあたり6個のトランジスタを平�C�屬忘遒蟾�む��要があった。ところが、今�vIMECが��したのは、平�C�屬�ら見たSRAMトランジスタは1メモリセルあたり4.4個のトランジスタしかない、というもの。

これば、トランジスタ構�]と電源ラインという二つの改��要因による。トランジスタ構�]はFinFETの次に来るGAA（ゲートオールアラウンド）構�]を�W��する (図2)。GAAは、ゲート金��-ゲート絶縁膜-シリコンというMOS構�]においてシリコン�笋砲任�る空��層を�峅失���4カ所閉じ込めてしまい、空��層によるドレインリーク電流、そしてサブスレッショルド電流を抑え込んでしまおう、というもの。FinFETでは3カ所を抑え込めたが、GAAは周囲��てをふさぐのだ。オフ時のリーク電流は��り、消�J電��も��少する。

図2　GAA構�]のpMOSとnMOSを�_ねてSRAMを小さくする　出�Z：IMEC

ただし、これだけでは��来から提案されていたGAAだが、今�vはCMOSを作るためのpチャンネルとnチャンネルのMOSFETを�_ね合わせてしまおうというもの。図2のCFETと�}ぶトランジスタの��念図がこれである。pMOSFET(ピンク)とnMOSFET(ブルー)が�e�妓�にスタックされるため、平�C�屬�ら見るトランジスタ�C積は�jきく��ることになる。

これに加えて電源ラインも工夫した。これまではBEOL工��の配線�覦茲俣H層配線としてVccと接地ラインの2本を作り込んできた。この電源ラインを半導��バルク内に�mめ込んでしまうのである(図3)。当��Vccと接地ラインの2本の電源ラインが��要。図3はSRAMセル構�]の電源ラインを�mめ込む例を��している。ただしこの図ではpMOSFETとnMOSFETは�_ねて�Wいていない。IMECは、電源ラインを�mめ込んだデバイスをすでに試作している。

図3　2本の電源ラインをバルクSiに�mめ込む　出�Z:　IMEC

これら二つの�\術を導入することでSRAMセルの平�Cから見たトランジスタ数は4.4個になるとIMEC Technology Solutions and Enablement�靆腓�VPのMyung Hee Na��は述べている。IMECは3nm以下をNA（Numerical Aperture）の0.55と高いEUVリソグラフィで乗り越えられると見ている。

SRAMセルはマイクロプロセッサやFPGA、AIチップには�j量に使われており、そのチップ�C積を�jきく左��してきた。これがもし4.4トランジスタになれば、チップ�C積は約2/3に��少することになる。MPUやFPGAは高度なデバイスさえも�W価にできるようになれば、組み込みシステムやコンピュータ、IoTは�Wくなり、�噞的なインパクトはかなり�jきくなろう。2nmや1nmの時代が来るとすれば、人間の頭�Nの神経細胞の数を、AIチップなど人工的な神経細胞の数が��える「シンギュラリティ」(2045�Q頃と言われている)に�k歩�Zづくことになる。

最�Zはシンギュラリティに関する議�bがめっきり��っているが、人間に神経細胞に�Zづくことは不可�Δ世箸いαT見が��配的だからであり、それに到達できる�\術的�}段が��く浮かばなかったためだ。しかし、半導���\術がこれを可�Δ砲垢襪覆蕕弌▲轡鵐�ュラリティは��く不可�Δ世噺世だ擇譴覆�なる。2〜1nm�\術が見えてくる2030�Q代は�C白い時代に入りそうだ。

参考�@料
1. �\術とシステム、ソフトとハードが融合する時代へ (2017/11/28)